RU2007120819A - Адаптивная калибровка памяти с использованием бункеров - Google Patents

Адаптивная калибровка памяти с использованием бункеров Download PDF

Info

Publication number
RU2007120819A
RU2007120819A RU2007120819/28A RU2007120819A RU2007120819A RU 2007120819 A RU2007120819 A RU 2007120819A RU 2007120819/28 A RU2007120819/28 A RU 2007120819/28A RU 2007120819 A RU2007120819 A RU 2007120819A RU 2007120819 A RU2007120819 A RU 2007120819A
Authority
RU
Russia
Prior art keywords
delay
integrated circuit
electronic component
electronic device
external clock
Prior art date
Application number
RU2007120819/28A
Other languages
English (en)
Other versions
RU2363059C2 (ru
Inventor
Ягрут Вилискумар ПАТЕЛ (US)
Ягрут Вилискумар ПАТЕЛ
Грегори БУЛЛАРД (US)
Грегори БУЛЛАРД
Санат КАПУР (US)
Санат КАПУР
Original Assignee
Квэлкомм Инкорпорейтед (US)
Квэлкомм Инкорпорейтед
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Квэлкомм Инкорпорейтед (US), Квэлкомм Инкорпорейтед filed Critical Квэлкомм Инкорпорейтед (US)
Publication of RU2007120819A publication Critical patent/RU2007120819A/ru
Application granted granted Critical
Publication of RU2363059C2 publication Critical patent/RU2363059C2/ru

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31937—Timing aspects, e.g. measuring propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Mobile Radio Communication Systems (AREA)
  • Read Only Memory (AREA)
  • Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)

Abstract

1. Электронное устройство, содержащееэлектронный компонент иинтегральную схему, сконфигурированную с возможностью генерации системного тактового сигнала и внешнего тактового сигнала, имеющего программируемую задержку относительно системного тактового сигнала, причем интегральная схема дополнительно сконфигурирована с возможностью выдачи внешнего тактового сигнала на электронный компонент, определения диапазона задержки между системным тактовым сигналом и внешним тактовым сигналом, в котором интегральная схема и электронный компонент могут осуществлять связь, и программирования внешнего тактового сигнала одним из совокупности заданных значений задержки на основании диапазона задержки.2. Электронное устройство по п.1, в котором интегральная схема дополнительно сконфигурирована с возможностью сохранения заданных значений задержки.3. Электронное устройство по п.1, в котором электронный компонент содержит, по меньшей мере, одно запоминающее устройство.4. Электронное устройство по п.3, в котором электронный компонент содержит, по меньшей мере, одно из следующего: SDRAM, Burst NOR, Burst PSRAM, RAM, ROM, EPROM, EEPROM или VRAM.5. Электронное устройство по п.3, в котором интегральная схема дополнительно сконфигурирована с возможностью определения диапазона задержки посредством совокупности операций чтения/записи на электронном компоненте.6. Электронное устройство по п.5, в котором интегральная схема дополнительно сконфигурирована с возможностью определения диапазона задержки посредством оценки каждой из операций чтения как состояние «прошел» или состояние «не прошел».7. Электронное устройство по п.1, в котором диапазон задерж

Claims (35)

1. Электронное устройство, содержащее
электронный компонент и
интегральную схему, сконфигурированную с возможностью генерации системного тактового сигнала и внешнего тактового сигнала, имеющего программируемую задержку относительно системного тактового сигнала, причем интегральная схема дополнительно сконфигурирована с возможностью выдачи внешнего тактового сигнала на электронный компонент, определения диапазона задержки между системным тактовым сигналом и внешним тактовым сигналом, в котором интегральная схема и электронный компонент могут осуществлять связь, и программирования внешнего тактового сигнала одним из совокупности заданных значений задержки на основании диапазона задержки.
2. Электронное устройство по п.1, в котором интегральная схема дополнительно сконфигурирована с возможностью сохранения заданных значений задержки.
3. Электронное устройство по п.1, в котором электронный компонент содержит, по меньшей мере, одно запоминающее устройство.
4. Электронное устройство по п.3, в котором электронный компонент содержит, по меньшей мере, одно из следующего: SDRAM, Burst NOR, Burst PSRAM, RAM, ROM, EPROM, EEPROM или VRAM.
5. Электронное устройство по п.3, в котором интегральная схема дополнительно сконфигурирована с возможностью определения диапазона задержки посредством совокупности операций чтения/записи на электронном компоненте.
6. Электронное устройство по п.5, в котором интегральная схема дополнительно сконфигурирована с возможностью определения диапазона задержки посредством оценки каждой из операций чтения как состояние «прошел» или состояние «не прошел».
7. Электронное устройство по п.1, в котором диапазон задержки содержит верхнюю и нижнюю границы, и в котором интегральная схема дополнительно сконфигурирована с возможностью программирования внешнего тактового сигнала одним из совокупности заданных значений задержки на основании границ диапазона задержки.
8. Электронное устройство по п.7, в котором интегральная схема дополнительно сконфигурирована с возможностью определения одного из совокупности заданных значений задержки в зависимости от того, выше ли верхняя граница диапазона задержки максимальной программируемой задержки между системным тактовым сигналом и внешним тактовым сигналом.
9. Электронное устройство по п.7, в котором интегральная схема дополнительно сконфигурирована с возможностью определения одного из совокупности заданных значений задержки в зависимости от того, ниже ли нижняя граница диапазона задержки минимальной программируемой задержки между системным тактовым сигналом и внешним тактовым сигналом.
10. Электронное устройство по п.1, в котором каждое из заданных значений задержки связано с диапазоном скоростей, характеризующим интегральную схему, и диапазоном скоростей, характеризующим электронный компонент.
11. Электронное устройство по п.1, в котором электронное устройство содержит беспроводной телефон, карманный персональный компьютер, устройство электронной почты или устройство доступа в Интернет.
12. Способ калибровки интегральной схемы к электронному компоненту, причем интегральная схема имеет системный тактовый сигнал, содержащий этапы, на которых
генерируют внешний тактовый сигнал на интегральной схеме, причем внешний тактовый сигнал имеет программируемую задержку относительно системного тактового сигнала,
обеспечивают внешний тактовый сигнал от интегральной схемы на электронный компонент для поддержки связи с ним,
определяют диапазон задержки между системным тактовым сигналом и внешним тактовым сигналом, в котором интегральная схема и электронный компонент могут осуществлять связь, и
программируют внешний тактовый сигнал одним из совокупности заданных значений задержки на основании диапазона задержки.
13. Способ по п.12, дополнительно содержащий этап, на котором сохраняют заданные значения задержки.
14. Способ по п.12, в котором электронный компонент содержит, по меньшей мере, одно запоминающее устройство.
15. Способ по п.14, в котором электронный компонент содержит, по меньшей мере, одно из следующего: SDRAM, Burst NOR, Burst PSRAM, RAM, ROM, EPROM, EEPROM или VRAM.
16. Способ по п.14, дополнительно содержащий этап, на котором определяют диапазон задержки посредством совокупности операций чтения/записи на электронном компоненте.
17. Способ по п.16, дополнительно содержащий этап, на котором определяют диапазон задержки, оценивая каждую из операций чтения как состояние «прошел» или состояние «не прошел».
18. Способ по п.12, дополнительно содержащий этап, на котором определяют верхнюю и нижнюю границы диапазона задержки, и программируют внешний тактовый сигнал одним из совокупности заданных значений задержки на основании границ диапазона задержки.
19. Способ по п.18, дополнительно содержащий этап, на котором определяют одно из совокупности заданных значений задержки в зависимости от того, выше ли верхняя граница диапазона задержки максимальной программируемой задержки между системным тактовым сигналом и внешним тактовым сигналом.
20. Способ по п.18, дополнительно содержащий этап, на котором определяют одно из совокупности заданных значений задержки в зависимости от того, ниже ли нижняя граница диапазона задержки минимальной программируемой задержки между системным тактовым сигналом и внешним тактовым сигналом.
21. Способ по п.12, в котором каждое из заданных значений задержки связано с диапазоном скоростей, характеризующим интегральную схему, и диапазоном скоростей, характеризующим электронный компонент.
22. Способ по п.12, в котором электронное устройство содержит беспроводной телефон, карманный персональный компьютер, устройство электронной почты или устройство доступа в Интернет.
23. Электронное устройство, содержащее
электронный компонент и
интегральную схему, содержащую
средство для генерации системного тактового сигнала,
средство для генерации внешнего тактового сигнала на интегральной схеме, причем внешний тактовый сигнал имеет программируемую задержку относительно системного тактового сигнала,
средство для обеспечения внешнего тактового сигнала от интегральной схемы на электронный компонент для поддержки связи с ним,
средство для определения диапазона задержки между системным тактовым сигналом и внешним тактовым сигналом, в котором интегральная схема и электронный компонент могут осуществлять связь, и
средство для программирования внешнего тактового сигнала одним из совокупности заданных значений задержки на основании диапазона задержки.
24. Электронное устройство по п.23, дополнительно содержащее средство для сохранения заданных значений задержки.
25. Электронное устройство по п.23, в котором электронный компонент содержит, по меньшей мере, одно запоминающее устройство.
26. Электронное устройство по п.25, в котором электронный компонент содержит, по меньшей мере, одно из следующего: SDRAM, Burst NOR, Burst PSRAM, RAM, ROM, EPROM, EEPROM или VRAM.
27. Электронное устройство по п.25, дополнительно содержащее средство для определения диапазона задержки посредством совокупности операций чтения/записи на электронном компоненте.
28. Электронное устройство по п.27, дополнительно содержащее средство для определения диапазона задержки, оценивающее каждую операцию чтения как состояние «прошел» или состояние «не прошел».
29. Электронное устройство по п.23, дополнительно содержащее средство для определения верхней и нижней границ диапазона задержки, и средство для программирования внешнего тактового сигнала одним из совокупности заданных значений задержки на основании границ диапазона задержки.
30. Электронное устройство по п.29, дополнительно содержащее средство для определения одного из совокупности заданных значений задержки в зависимости от того, выше ли верхняя граница диапазона задержки максимальной программируемой задержки между системным тактовым сигналом и внешним тактовым сигналом.
31. Электронное устройство по п.29, дополнительно содержащее средство для определения одного из совокупности заданных значений задержки в зависимости от того, ниже ли нижняя граница диапазона задержки минимальной программируемой задержки между системным тактовым сигналом и внешним тактовым сигналом.
32. Электронное устройство по п.23, в котором каждое из заданных значений задержки связано с диапазоном скоростей, характеризующим интегральную схему, и диапазоном скоростей, характеризующим электронный компонент.
33. Электронное устройство по п.23, в котором электронное устройство содержит беспроводной телефон, карманный персональный компьютер, устройство электронной почты или устройство доступа в Интернет.
34. Компьютерно-считываемый носитель информации, реализующий программу из команд, выполняемых процессором для осуществления способа калибровки интегральной схемы к электронному компоненту, причем интегральная схема включает в себя системный тактовый сигнал и внешний тактовый сигнал, имеющий программируемую задержку относительно системного тактового сигнала, причем внешний тактовый сигнал поступает на электронный компонент для поддержки связи с ним, при этом способ содержит этапы, на которых
определяют диапазон задержки между системным тактовым сигналом и внешним тактовым сигналом, в котором интегральная схема и электронный компонент могут осуществлять связь, и
программируют внешний тактовый сигнал одним из совокупности заданных значений задержки на основании диапазона задержки.
35. Компьютерно-считываемый носитель информации по п.34, в котором электронный компонент содержит память, и при этом интегральная схема дополнительно включает в себя тактовый сигнал обратной связи, имеющий программируемую задержку относительно системного тактового сигнала, причем связь между интегральной схемой и памятью осуществляется с использованием внешнего тактового сигнала для записи в память и чтения из нее, и с использованием тактового сигнала обратной связи для дискретизации данных, на интегральной схеме, считанных из памяти, и способ дополнительно содержит калибровку задержки тактового сигнала обратной связи на основании диапазона задержки.
RU2007120819A 2004-11-05 2005-11-07 Адаптивная калибровка памяти с использованием бункеров RU2363059C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US62522904P 2004-11-05 2004-11-05
US60/625,229 2004-11-05

Publications (2)

Publication Number Publication Date
RU2007120819A true RU2007120819A (ru) 2008-12-10
RU2363059C2 RU2363059C2 (ru) 2009-07-27

Family

ID=35985747

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2007120819A RU2363059C2 (ru) 2004-11-05 2005-11-07 Адаптивная калибровка памяти с использованием бункеров

Country Status (11)

Country Link
US (1) US8816742B2 (ru)
EP (1) EP1812804B1 (ru)
JP (1) JP4842958B2 (ru)
CN (1) CN101095060B (ru)
AT (1) ATE430320T1 (ru)
CA (1) CA2586537A1 (ru)
DE (1) DE602005014264D1 (ru)
ES (1) ES2326903T3 (ru)
MX (1) MX2007005484A (ru)
RU (1) RU2363059C2 (ru)
WO (1) WO2006052929A1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2641465C1 (ru) * 2016-03-28 2018-01-17 СиЭрЭрСи ЦИНДАО СЫФАН РОЛЛИН СТОК РИСЁРЧ ИНСТИТЬЮТ КО., ЛТД. Чип и способ управления запуском цифрового сигнального процессора tigersharc

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8386829B2 (en) * 2009-06-17 2013-02-26 Macronix International Co., Ltd. Automatic internal trimming calibration method to compensate process variation
WO2013066774A1 (en) 2011-11-01 2013-05-10 Rambus Inc. Data transmission using delayed timing signals
US9825638B2 (en) 2014-03-05 2017-11-21 Sandisk Technologies Llc Virtual critical path (VCP) system and associated methods
US11935613B2 (en) * 2020-08-05 2024-03-19 Texas Instruments Incorporated Method for tuning an external memory interface
CN115862707B (zh) * 2022-11-25 2024-03-12 湖南兴芯微电子科技有限公司 一种psram相位校准方法及控制器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1529220A1 (ru) 1986-07-15 1989-12-15 Предприятие П/Я А-3162 Устройство дл автоматического контрол больших интегральных схем
SU1471156A1 (ru) 1987-01-27 1989-04-07 Предприятие П/Я Р-6668 Устройство дл контрол параметров электронных блоков
US5268639A (en) * 1992-06-05 1993-12-07 Rambus, Inc. Testing timing parameters of high speed integrated circuit devices
JP3904244B2 (ja) 1993-09-17 2007-04-11 株式会社ルネサステクノロジ シングル・チップ・データ処理装置
US5920216A (en) * 1997-04-03 1999-07-06 Advanced Micro Devices, Inc. Method and system for generating digital clock signals of programmable frequency employing programmable delay lines
US6175928B1 (en) * 1997-12-31 2001-01-16 Intel Corporation Reducing timing variance of signals from an electronic device
JP2000235517A (ja) 1999-02-12 2000-08-29 Nec Corp 半導体集積回路及びクロック遅延調整方法
US6204694B1 (en) * 1999-05-21 2001-03-20 Logicvision, Inc. Programmable clock signal generation circuits and methods for generating accurate, high frequency, clock signals
JP2001154907A (ja) 1999-11-29 2001-06-08 Nec Kofu Ltd 遅延調整回路及び情報処理装置
JP4301680B2 (ja) * 2000-02-29 2009-07-22 株式会社ルネサステクノロジ 半導体集積回路装置
US6564335B1 (en) * 2000-03-31 2003-05-13 Intel Corporation Cross chip transfer mechanism for a memory repeater chip in a Dram memory system
DE10035169A1 (de) * 2000-07-19 2002-02-07 Infineon Technologies Ag Verfahren und Vorrichtung zum Testen von Setup-Zeit und Hold-Zeit von Signalen einer Schaltung mit getakteter Datenübertragung
US6850107B2 (en) * 2001-08-29 2005-02-01 Micron Technology, Inc. Variable delay circuit and method, and delay locked loop, memory device and computer system using same
US7290186B1 (en) * 2003-09-16 2007-10-30 Virage Logic Corporation Method and apparatus for a command based bist for testing memories
US7646835B1 (en) * 2003-11-17 2010-01-12 Rozas Guillermo J Method and system for automatically calibrating intra-cycle timing relationships for sampling signals for an integrated circuit device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2641465C1 (ru) * 2016-03-28 2018-01-17 СиЭрЭрСи ЦИНДАО СЫФАН РОЛЛИН СТОК РИСЁРЧ ИНСТИТЬЮТ КО., ЛТД. Чип и способ управления запуском цифрового сигнального процессора tigersharc

Also Published As

Publication number Publication date
EP1812804B1 (en) 2009-04-29
CN101095060A (zh) 2007-12-26
JP2008519457A (ja) 2008-06-05
DE602005014264D1 (de) 2009-06-10
CN101095060B (zh) 2011-03-30
WO2006052929A1 (en) 2006-05-18
US8816742B2 (en) 2014-08-26
RU2363059C2 (ru) 2009-07-27
EP1812804A1 (en) 2007-08-01
ES2326903T3 (es) 2009-10-21
US20080123444A1 (en) 2008-05-29
MX2007005484A (es) 2007-07-16
ATE430320T1 (de) 2009-05-15
JP4842958B2 (ja) 2011-12-21
CA2586537A1 (en) 2006-05-18

Similar Documents

Publication Publication Date Title
RU2007120819A (ru) Адаптивная калибровка памяти с использованием бункеров
TWI256644B (en) Programming non-volatile memory
CA2658185A1 (en) Method and apparatus for predictive downloading of attachments
WO2006053668A3 (de) Verfahren und vorrichtung zur sicheren parametrierung von elektronischen geräten
TW200620311A (en) Self-adaptive program delay circuitry for programmable memories
RU2013125226A (ru) Устройство и способ калибровки гиродатчиков
FR2983664B1 (fr) Convertisseur analogique-numerique et circuit neuromorphique utilisant un tel convertisseur
GB2435780A (en) System,method and apparatus of securing an operating system
ATE496373T1 (de) Programmierungsverfahren auf der basis des verhaltens nichtflüchtiger speicherzellen
CN101446841B (zh) 确定存储器控制器时钟校准值的方法及系统
WO2005109436A3 (en) Charge pump clock for non-volatile memories
TW200707441A (en) Method and system for configuring parameters for a flash memory
EP1703398A8 (en) Techniques for soft error correction
US20180233211A1 (en) Memory device and test method of the same
WO2021223447A1 (zh) 触摸电容数据的调整方法及装置、电子设备、存储介质
KR101402419B1 (ko) 전자 회로 디바이스
CN111767000A (zh) 抑制电子设备壳体振动的方法、装置、设备及存储介质
RU2007120816A (ru) Интегральная схема с адаптивным отбором по скорости
EP1583273A3 (en) Data processing apparatus, and its processing method, program product and mobile telephone apparatus
TW200606682A (en) Signal processing device, method, program, and recording medium
US20090319744A1 (en) Digital Television, Memory Controller, and Method for Controlling Access of a Memory Device
WO2007059443A3 (en) Clock signal generation techniques for memories that do not generate a strobe
JP2010141641A (ja) 半導体回路、半導体回路の出力バッファ波形調整方法
US7982540B2 (en) Integrated circuit arrangement for generating a digital variable gain control signal
CN103377108A (zh) 异常报警系统及方法

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20111108