RU2006914C1

RU2006914C1 - Serial adder

Info

Publication number: RU2006914C1
Authority: RU
Inventors: В.В. Роздобара; Г.В. Кремез
Original assignee: Военная инженерно-космическая академия им.А.Ф.Можайского
Priority date: 1991-01-08
Filing date: 1991-01-08
Publication date: 1994-01-30

Abstract

FIELD: computer engineering. SUBSTANCE: device has single-bit adder, relocation unit, roll-in unit, unit for testing relocation and roll-in and corresponding functional connections. Microprogram control unit and additional functional connections are introduced to accomplish the goal of invention. Minimal speed is increased by factor of 1.7 and average speed is increased by factor of 2.8 while self-test capabilities are preserved. EFFECT: increased speed. 3 dwg

Description

Изобретение относится к вычислительной технике, предназначено для последовательного сложения чисел, представленных кодами золотой пропорции, и может быть использовано в специализированных вычислительных устройствах с повышенной достоверностью обработки информации. The invention relates to computing, is intended for sequential addition of numbers represented by codes of the golden ratio, and can be used in specialized computing devices with increased accuracy of information processing.

Известен последовательный сумматор кодов с иррациональными основаниями, содержащий одноразрядный сумматор, регистр, элемент задержки и блок формирования дополнительных сигналов суммы и переноса [1] . Known sequential adder codes with irrational bases, containing a single-digit adder, register, delay element and the unit for generating additional signals of the sum and transfer [1].

Недостатком устройства является низкая контролепригодность из-за недостаточного использования ошибкообнаруживающих свойств кодов золотой пропорции. The disadvantage of this device is its low availability due to the insufficient use of the error-detecting properties of codes of the golden ratio.

Наиболее близким по технической сущности к изобретению является последовательный сумматор, содержащий блок свертки, блок контроля свертки, блок перемещения, блок контроля перемещения и одноразрядный сумматор, причем первый и второй входы слагаемых соединены с входами одноразрядного сумматора, выход которого соединен с первым информационным входом блока перемещения, выход сигналов перемещения, второй и третий информационные входы которого соединены соответственно с первым информационным входом, прямым информационным выходом блока свертки и с информационным выходом блока контроля перемещения, информационный вход которого соединен с контрольным выходом блока перемещения, второй информационный вход и контрольный выход блока свертки соединены соответственно с информационными выходом и входом блока контроля свертки, контрольные выходы блоков контроля перемещения и свертки соединены соответственно с выходами ошибок перемещения и свертки последовательного сумматора, выход суммы которого является старшим разрядом прямого информационного выхода блока свертки, второй управляющий вход блока контроля перемещения соединен с третьим управляющим входом блока перемещения и входом контроля перемещения последовательного сумматора, вход разрешения перемещения которого соединен с вторым управляющим входом блока перемещения, вход начальной установки последовательного сумматора соединен с первыми управляющими входами блока свертки и блоков контроля перемещения и свертки, тактовый вход последовательного сумматора соединен с первым управляющим входом блока перемещения и вторым управляющим входом блока свертки, первый управляющий вход которого соединен с вторым управляющим входом блока контроля свертки и входом контроля свертки последовательного сумматора, вход разрешения свертки которого соединен с третьим управляющим входом блока свертки [2] . The closest in technical essence to the invention is a sequential adder containing a convolution unit, a convolution control unit, a movement unit, a movement control unit and a single-bit adder, the first and second inputs of the terms connected to the inputs of a single-bit adder, the output of which is connected to the first information input of the movement unit , the output of the movement signals, the second and third information inputs of which are connected respectively to the first information input, a direct information output of the unit with vertices and with the information output of the movement control unit, the information input of which is connected to the control output of the movement unit, the second information input and the control output of the convolution unit are connected respectively to the information output and the input of the convolution control unit, the control outputs of the movement and convolution control units are connected respectively to the error outputs movement and convolution of the sequential adder, the sum output of which is the highest bit of the direct information output of the convolution unit, sec the second control input of the movement control unit is connected to the third control input of the movement unit and the input of the movement control of the sequential adder, the movement permit input of which is connected to the second control input of the movement unit, the input of the initial installation of the serial adder is connected to the first control inputs of the convolution unit and the movement and convolution control units , the clock input of the sequential adder is connected to the first control input of the movement block and the second control input of the block convolution, the first control input of which is connected to the second control input of the convolution control unit and the convolution control input of the sequential adder, the convolution enable input of which is connected to the third control input of the convolution unit [2].

Недостатком устройства является низкое быстродействие, обусловленное последовательным выполнением во время операций перемещения и свертки их контроля, а также тем, что длительность каждого такта работы сумматора равна времени формирования j-го разряда суммы при наиболее тяжелой кодовой ситуации. The disadvantage of this device is the low speed due to the sequential execution during the operations of moving and convolution of their control, as well as the fact that the duration of each clock cycle of the adder is equal to the formation time of the j-th discharge of the sum in the most difficult code situation.

Целью изобретения является увеличение быстродействия последовательного сумматора за счет совмещения во времени операции перемещения (свертки) кодов золотой пропорции с контролем предыдущей операции и организации цикла работы сумматора переменной длительности с анализом условия окончания операции формирования j-го разряда суммы. The aim of the invention is to increase the speed of the sequential adder by combining the golden ratio codes with the control of the previous operation and organizing the operation cycle of the adder of variable duration with the analysis of the end condition for the formation of the jth digit of the sum.

Цель достигается тем, что в последовательный сумматор, содержащий одноразрядный сумматор, блок перемещения, блок контроля перемещения, блок свертки, блок контроля свертки, причем первый и второй входы слагаемых соединены с входами одноразрядного сумматора, выход которого соединен с первым информационным входом блока перемещения, выход сигналов перемещения, второй и третий информационные входы которого соединены соответственно с первым информационным входом, прямым информационным выходом блока свертки и с информационным выходом блока контроля перемещения, информационный вход которого соединен с контрольным выходом блока перемещения, второй информационный вход и контрольный выход блока свертки соединены соответственно с информационными выходом и входом блока контроля свертки, контрольные выходы блоков контроля перемещения и свертки соединены соответственно с выходами ошибок перемещения и свертки последовательного сумматора, выход суммы которого является старшим разрядом прямого информационного выхода блока свертки, введен блок микропрограммного управления, семь входов которого соединены соответственно с входом синхронизации слагаемых, первым и вторым тактовыми входами, входом запуска, входом числа циклов, входом запроса результата последовательного сумматора и с инверсным информационным выходом блока перемещения, три управляющих входа которого соединены соответственно с четвертым, пятым и шестым выходами блока микропрограммного управления, первые два выхода которого являются соответственно выходами синхронизации суммы и запроса слагаемых последовательного сумматора, выход состояния которого является третьим выходом блока микропрограммного управления и соединен с первыми управляющими входами блока свертки и блоков контроля перемещения и свертки, вторые управляющие входы которых соединены соответственно с четвертым, шестым и восьмым выходами блока микропрограммного управления, седьмой и восьмой выходы которого также соединены соответственно с третьим и четвертым управляющими входами блока свертки. The goal is achieved in that in a serial adder containing a single-bit adder, a displacement unit, a movement control unit, a convolution unit, a convolution control unit, the first and second inputs of the terms connected to the inputs of a single-bit adder, the output of which is connected to the first information input of the movement unit, the output movement signals, the second and third information inputs of which are connected respectively to the first information input, the direct information output of the convolution unit and the information output of the unit the movement control, the information input of which is connected to the control output of the movement unit, the second information input and the control output of the convolution unit are connected respectively to the information output and the input of the convolution control unit, the control outputs of the movement and convolution control units are connected respectively to the outputs of the movement and convolution errors of the sequential adder, the output of the sum of which is the highest bit of the direct information output of the convolution unit, the microprogram control unit is introduced, the number of inputs of which are connected respectively to the input of the synchronization of the terms, the first and second clock inputs, the start input, the input of the number of cycles, the input of the query result of the sequential adder and the inverse information output of the moving block, the three control inputs of which are connected respectively to the fourth, fifth and sixth outputs of the block firmware control, the first two outputs of which are respectively the outputs of the synchronization of the sum and query terms of the sequential adder, status output which is the third output of the firmware control unit and is connected to the first control inputs of the convolution unit and movement and convolution control units, the second control inputs of which are connected respectively to the fourth, sixth and eighth outputs of the firmware control unit, the seventh and eighth outputs of which are also connected to the third and the fourth control inputs of the convolution unit.

На фиг. 1 представлена схема последовательного сумматора; на фиг. 2 - пример построения блока микропрограммного управления; на фиг. 3 - граф состояний и переходов блока микропрограммного управления. In FIG. 1 shows a series adder circuit; in FIG. 2 - an example of building a microprogram control unit; in FIG. 3 - state and transition graph of the microprogram control unit.

Последовательный сумматор (фиг. 1) содержит входы 1 и 2 первого и второго слагаемых, вход 3 синхронизации слагаемых, первый и второй тактовые входы 4 и 5, вход 6 запуска, вход 7 числа циклов, вход 8 запроса результата, выход 9 суммы, выход 10 синхронизации суммы, выход 11 ошибки перемещения, выход 12 ошибки свертки, выход 13 запроса слагаемых, выход 14 состояния последовательного сумматора, одноразрядный сумматор 15 с выходом 26, блок 16 перемещения с выходом 27 сигналов перемещения, контрольным выходом 28, инверсным информационным выходом 29, блок 17 микропрограммного управления с выходами 21 записи, 22 перемещения, 23 контроля перемещения, 24 свертки, 25 контроля свертки, блок 18 контроля перемещения с информационным выходом 30, блок 19 свертки с прямым информационным выходом 31 и контрольным выходом 32, блок 20 контроля свертки с информационным выходом 33. The serial adder (Fig. 1) contains inputs 1 and 2 of the first and second terms, input 3 of the synchronization of terms, the first and second clock inputs 4 and 5, input 6 of the start, input 7 of the number of cycles, input 8 of the query result, output 9 of the sum, output 10 synchronization of the sum, output 11 of the movement error, output 12 of the convolution error, output 13 of the query terms, output 14 of the status of the sequential adder, single-bit adder 15 with output 26, block 16 of the movement with the output 27 of the movement signals, control output 28, inverse information output 29, block 17 microprograms full control with outputs 21 records, 22 movements, 23 movement controls, 24 convolutions, 25 convolution controls, a movement control unit 18 with an information output 30, a convolution unit 19 with a direct information output 31 and a control output 32, a convolution control unit 20 with an information output 33.

Блок 17 микропрограммного управления (фиг. 2) содержит счетчик 34, элементы И 35, 36, 37, 42, 43, 44, 47, элементы И-ИЛИ 45, 46, восьмиразрядный узел 38 установки, в каждом i-м разряде которого реализуется логическая функция V

f

C_ji, где n_i - число состояний C_ji блока 17, из которых возможен переход в состояние C_i, восьмиразрядный регистр 41 состояний с прямыми 52 и инверсными 53 выходами, триггер 48, выходы 49-51 элементов И. На фиг. 2 показан пример реализации разряда 38₃ узла 38, который содержит элемент ИЛИ 39 и элемент И 40.The microprogram control unit 17 (Fig. 2) contains a counter 34, AND

elements

35, 36, 37, 42, 43, 44, 47, AND-

OR elements

45, 46, an eight-bit installation unit 38, in which every ith discharge is implemented logical function V

f

C _ji , where n _i is the number of states C _{ji of} block 17 from which a transition to state C _i is possible, an eight-bit state register 41 with direct 52 and inverse 53 outputs, trigger 48, outputs 49-51 of elements I. FIG. 2 shows an example of the implementation of discharge 38 _{3 of the} node 38, which contains the element OR 39 and the element And 40.

На графе состояний и переходов (фиг. 3) обозначены состояния блока 17, логические функции f_ji переходов и сигналы, формируемые на выходах блока 17 в каждом из состояний.On the graph of states and transitions (Fig. 3) the states of block 17, logical functions f _{ji of} transitions and signals generated at the outputs of block 17 in each of the states are indicated.

Блоки 15, 16, 18, 19, 20 аналогичны этим блокам в прототипе. Дополнительный выход 29 блока 16 перемещения соединен с инверсными выходами трехразрядного регистра блока 16. Одноразрядный сумматор 15 предназначен для сложения двух цифр слагаемых, представленных в кодах золотой пропорции. Блок 16 перемещения предназначен для выполнения операции перемещения над кодами, хранящимися в блоках 16 и 19. Блок 18 контроля перемещения предназначен для контроля правильности выполнения операции перемещения. Блок 19 свертки предназначен для выполнения операции свертки над кодом, хранящимся в блоке 19. Блок 20 контроля свертки предназначен для контроля правильности выполнения операции свертки. Blocks 15, 16, 18, 19, 20 are similar to these blocks in the prototype. An additional output 29 of the movement block 16 is connected to the inverse outputs of the three-digit register of the block 16. The single-digit adder 15 is designed to add two digits of the terms presented in the codes of the golden ratio. The movement block 16 is designed to perform the movement operation on the codes stored in blocks 16 and 19. The movement control unit 18 is intended to control the correctness of the movement operation. The convolution unit 19 is intended to perform the convolution operation on the code stored in the block 19. The convolution control unit 20 is intended to control the correctness of the convolution operation.

Последовательный сумматор работает следующим образом. The serial adder operates as follows.

При нахождении блока 17 в состоянии С_о на выходе 14 находится нулевой потенциал, обнуляющий регистры в блоках 18, 19 и 20 и означающий, что последовательный сумматор готов к работе. При появлении сигнала "Пуск" ((6) = 1) блок 17 переходит в состояние С₁, а в счетчик 34 записывается число n + 3 циклов работы сумматора, где n - разрядность мантиссы слагаемых. Изменение состояния блока 17 путем установки в "1" того или иного разряда регистра 41 происходит по синхросигналам, поступающим на первый тактовый вход 4.When the block 17 is in the state With _about the output 14 is a zero potential, zeroing the registers in blocks 18, 19 and 20 and meaning that the serial adder is ready for operation. When the “Start” signal appears ((6) = 1), block 17 goes into state C ₁ , and the counter 34 records the number of n + 3 adder cycles, where n is the bit depth of the term mantissa. The state of the block 17 is changed by setting this or that bit of the register 41 to “1” according to the clock signals supplied to the first clock input 4.

Формирование набора управляющих сигналов блоком 17 микропрограммного управления для вычисления каждой цифры результата происходит при последовательном переходе блока 17 из состояния С₁ в состояние С₆ в соответствии с графом состояний и переходов.The formation of a set of control signals by the microprogram control unit 17 for calculating each digit of the result occurs during the sequential transition of the unit 17 from state C ₁ to state C ₆ in accordance with the state and transition graph.

В состоянии С₁ блок 17 формирует управляющий сигнал контроля свертки ((25) = = 1), по которому в блоке 20 осуществляется контроль правильности выполнения операции свертки при вычислении предыдущей цифры суммы аналогично тому, как это делается в прототипе. При обнаружении ошибки формируется единичный сигнал на выходе 12 ошибки свертки. Управляющий сигнал на выходе 25 является логической функцией сигналов на выходах 52₁, 52₃, 52₅ и 52₇ регистра 41 состояний и синхросигнала на входе 5 последовательного сумматора. Временной сдвиг между синхросигналами на входах 4 и 5 равен максимальному времени между появлением сигнала на С-входе регистра 41 и установкой новых значений сигналов на его выходах. При наличии на входе 3 сигнала синхронизации слагаемых и нулевом значении на выходе 10 синхронизации суммы блок 17 переходит в состояние С₂. При этом формируются управляющие сигналы на выходе 13 ((13) = 0), информирующий о захвате очередных разрядов слагаемых, и на выходе 21 ((21) = 1), по которому осуществляется запись суммы с выхода 26 одноразрядного сумматора 15 в блок 16 перемещения, сдвиг на один разряд в сторону старших разрядов содержимого регистра блока 19 свертки и вычитание единицы из счетчика 34.In state C _1, block 17 generates a convolution control control signal ((25) = 1), according to which, in block 20, the correctness of the convolution operation is performed when calculating the previous sum digit in the same way as in the prototype. When an error is detected, a single signal is generated at the output 12 of the convolution error. The control signal at the output 25 is a logical function of the signals at the outputs 52 ₁ , 52 ₃ , 52 ₅ and 52 _{7 of the} state register 41 and the clock signal at the input 5 of the serial adder. The time shift between the clock signals at inputs 4 and 5 is equal to the maximum time between the appearance of the signal at the C-input of the register 41 and the installation of new signal values at its outputs. If there is an input 3 signal synchronization of the terms and a zero value at the output 10 of the synchronization of the sum of the block 17 goes into state C ₂ . In this case, control signals are generated at the output 13 ((13) = 0), informing about the capture of the next bits of the terms, and at the output 21 ((21) = 1), by which the sum is written from the output 26 of the one-bit adder 15 to the moving block 16 , a shift by one bit in the direction of the higher bits of the contents of the register of the convolution unit 19 and subtracting one from the counter 34.

Если сумма очередных разрядов слагаемых, записанная в блок 16, не равна нулю ((50) = 0), то блок 17 микропрограммного управления переходит в состояние С₃. При этом вырабатываются сигналы разрешения перемещения ((22) = 1). По сигналу разрешения перемещения блоком 16 выполняется операция перемещения над трехразрядным кодом, хранящимся в регистре блока 16, и тремя младшими разрядами кода, хранящегося в регистре блока 19, аналогично тому, как это сделано в прототипе. Кроме того, сигналы о выполнении операции перемещения поступают с выхода 28 блока 16 в блок 18 контроля перемещения, устанавливая в "1" соответствующие разряды регистра контроля.If the sum of the next bits of the terms written in block 16 is not equal to zero ((50) = 0), then the microprogram control block 17 goes into the C ₃ state. In this case, movement permit signals are generated ((22) = 1). On the move enable signal by block 16, the move operation is performed on the three-bit code stored in the register of block 16 and the three least significant bits of the code stored in the register of block 19, similar to the way it was done in the prototype. In addition, signals about the execution of the move operation come from the output 28 of the block 16 to the block 18 of the movement control, setting in "1" the corresponding bits of the control register.

Затем блок 17 переходит в состояние С₄, в котором формируются сигналы разрешения свертки ((24) = 1) и контроля перемещения ((23) = 1). По сигналу разрешения свертки выполняется операция свертки над шестиразрядным кодом, хранящимся в регистре блока 19. Сигналы о выполнении операции свертки поступают с выхода 32 блока 19 в блок 20 контроля свертки, устанавливая в "1" соответствующие разряды регистра контроля. По сигналу контроля перемещения в блоке 18 осуществляется контроль правильности выполнения этой операции с выдачей сигнала об ошибке на выход 11 последовательного сумматора.Then, block 17 switches to state C ₄ , in which convolution resolution signals ((24) = 1) and movement control signals ((23) = 1) are generated. The convolution enable signal performs the convolution operation on the six-digit code stored in the register of the block 19. The convolution operation signals are sent from the output 32 of the block 19 to the convolution control unit 20, setting the corresponding bits of the control register in “1”. On the basis of the motion control signal in block 18, the correctness of this operation is monitored with an error signal outputted to output 11 of the sequential adder.

Если после выполнения операции перемещения содержимое регистра блока 16 равно нулю ((50) = 1), то блок 17 переходит в состояние С₅, в котором вырабатывается сигнал контроля свертки, а затем в состояние С₆. При этом вырабатывается сигнал разрешения свертки, после выполнения которой на выходе 9 сумматора формируется очередная цифра суммы, которая сопровождается сигналом синхронизации суммы ((10) = 1). Если содержимое счетчика 34 не равно нулю ((49) = 0), то блок 17 из состояния С₆ переходит в состояние С₁ и начинается цикл вычисления очередной цифры суммы. Если содержимое счетчика 34 равно нулю, блок 17 переходит в состояние С₇, в котором формируется сигнал контроля свертки. Блок 17 находится в состоянии С₇ до тех пор, пока внешним сигналом на входе 8 не будет сброшен сигнал синхронизации суммы ((10) = 0). Это означает, что полученная цифра суммы передана для дальнейшей обработки. Из состояния С₇ блок 17 переходит в состояние С_о, и процесс сложения заканчивается.If, after performing the move operation, the contents of the register of block 16 is zero ((50) = 1), then block 17 switches to state C ₅ , in which a convolution control signal is generated, and then to state C ₆ . In this case, a convolution resolution signal is generated, after which the next digit of the sum is generated at the output of the adder 9, which is accompanied by a sum synchronization signal ((10) = 1). If the contents of the counter 34 is not equal to zero ((49) = 0), then the block 17 from the state C ₆ enters the state C ₁ and begins the cycle of calculating the next digit of the sum. If the contents of the counter 34 is zero, the block 17 enters the state C ₇ in which the convolution control signal is generated. Block 17 is in state C ₇ until the sum synchronization signal ((10) = 0) is reset by an external signal at input 8. This means that the received digit of the amount is transferred for further processing. From state C _7, block 17 goes into state C _o , and the addition process ends.

Таким образом, изобретение позволяет повысить как минимальное, так и среднее быстродействие последовательного сумматора по сравнению с сумматором-прототипом. (56) 1. Авторское свидетельство СССР N 1170449, кл. G 06 F 7/49, 1983. Thus, the invention improves both the minimum and the average speed of the sequential adder in comparison with the adder prototype. (56) 1. USSR author's certificate N 1170449, cl. G 06 F 7/49, 1983.

2. Авторское свидетельство СССР N 1691835, кл. G 06 F 7/49, 1989. 2. USSR author's certificate N 1691835, cl. G 06 F 7/49, 1989.

Claims

A SERIAL SUMMER comprising a one-bit adder, a three-bit displacement unit, a movement control unit, a six-bit convolution unit and a convolution control unit, wherein the first and second inputs of the terms of the sequential adder are connected respectively to the inputs of the single-bit adder, the output of which is connected to the first information input of the displacement unit, the second and the third information inputs of which are connected respectively to the direct information output of the convolution unit and to the information output of the control unit movement, the information input of which is connected to the control output of the movement unit, the information output of which is connected to the first information input of the convolution unit, the second information input of which is connected to the information output of the convolution control unit, the information input of which is connected to the control output of the convolution unit, control outputs of the movement control unit and convolution control unit are connected respectively to the outputs of the errors of movement and convolution of the sequential adder, the output of the sum of which It is connected with the senior bit of the direct information output of the convolution unit, characterized in that, in order to improve performance, a microprogram control unit is introduced into it, the first input of which is connected to the synchronization input of the terms of the sequential adder, the first and second clock inputs of which are connected to the second and third the inputs of the microprogram control unit, the fourth, fifth and sixth inputs of which are connected respectively to the inputs of the start, the number of cycles and query the result of the sequential the adder, the seventh input of which is connected to the inverse information output of the displacement unit, the first and second outputs of the microprogram control unit are respectively the sum synchronization output and the term query output of the sequential adder, the status output of which is connected to the third output of the microprogram control unit and to the first control inputs of the convolution unit, the movement control unit and the convolution control unit, the second control input of the convolution unit is connected to the first control input of the ne the room and with the write output of the firmware control unit, the output of the movement signal of which is connected to the second control input of the movement unit, the third control input of which is connected to the second control input of the movement control unit and with the output of the movement control of the firmware control unit, the convolution output of which is connected to the third control input a convolution unit, the fourth control input of which is connected to the second control input of the convolution control unit of the microprogram control unit.