RU2006911C1

RU2006911C1 - Logical processor

Info

Publication number: RU2006911C1
Authority: RU
Inventors: В.Д. Малюгин; А.В. Вейц; И.Ф. Дятчина; В.В. Соколов
Original assignee: Институт проблем управления РАН
Priority date: 1991-02-15
Filing date: 1991-02-15
Publication date: 1994-01-30

Abstract

FIELD: automation and computer engineering. SUBSTANCE: device has three registers of function arguments and coefficients. These registers are connected in parallel and perform quick logical computations through logical unit. Arithmetic forms for description of systems of logical equations are used. This results in increased speed of logical computations. EFFECT: simplified design and increased speed. 1 tbl, 3 dwg

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах управления технологическими процессами, в экспертных системах искусственного интеллекта. The invention relates to automation and computer technology and can be used in process control devices, in expert systems of artificial intelligence.

Целью изобретения является упрощение процессора и повышение его быстродействия. The aim of the invention is to simplify the processor and increase its speed.

На фиг. 1 показана схема логического процессора; на фиг. 2 - схема блока вычисления логических функций; на фиг. 3 - временные диаграммы работы процессора. In FIG. 1 shows a diagram of a logical processor; in FIG. 2 is a block diagram of a calculation of logical functions; in FIG. 3 - time diagrams of the processor.

Логический процессор содержит (фиг. 1) вход 1 данных, вход 2 синхронизации, вход 3 адресов, дешифратор 4, регистр 5 аргумента, первый регистр 6 коэффициентов, второй регистр 7 коэффициентов, сумматор 8, блок 9 вычисления логических функций, элемент И 10, регистр 11 суммы, регистр 12 результата и выход 13. The logical processor contains (Fig. 1) data input 1, synchronization input 2, 3 address input, decoder 4, argument register 5, first coefficient register 6, second coefficient register 7, adder 8, logic function calculation unit 9, AND 10, register 11 sums, register 12 results and output 13.

Блок 9 вычисления логических функций содержит (фиг. 2) выходы 14, 15 и 16, узел 17 элементов равнозначности, узел 18 элементов И, выход 19. Block 9 of the calculation of logical functions contains (Fig. 2) outputs 14, 15 and 16, node 17 of the equivalence elements, node 18 of AND elements, output 19.

Процессор работает следующим образом. The processor operates as follows.

Система логических функций представляется в виде арифметического полинома, образуемого путем арифметического сложения логических функций (f₁, . . . , f_m), каждая из которых взята со своим коэффициентом (двоичным весом 2^1-1):
Р= f

+f

+. . .The system of logical functions is represented in the form of an arithmetic polynomial formed by arithmetic addition of logical functions (f ₁ , ..., f _m ), each of which is taken with its own coefficient (binary weight 2 ^1-1 ):
P = f

+ f

+. . .

Каждый разряд вычисленного полинома равен значению некоторой функции, определяемой соответствующим коэффициентом, и задача обработки системы логических функций сводится к вычислению полинома. Each bit of the calculated polynomial is equal to the value of some function determined by the corresponding coefficient, and the task of processing the system of logical functions is reduced to computing the polynomial.

В регистры 5,6,7 по входу 1 данных пересылаются аргументы функции х и коэффициенты М1 и М2 в последовательности, показанной на диаграмме (фиг. 3). Каждое данное сопровождается по входу 3 своим адресом, преобразуемым на дешифраторе 4 в сигналы выборки соответствующих регистров 5, 6, 7. The arguments of function x and the coefficients M1 and M2 in the sequence shown in the diagram (Fig. 3) are sent to the registers 5,6,7 at the input 1 of the data. Each given is accompanied by input 3 with its own address, which is converted on the decoder 4 into the sampling signals of the corresponding registers 5, 6, 7.

В момент, когда на вход сумматора 8 приходит аргумент Х₁, на выходе блока 9 уже сформировано значение конъюнкции на этом аргументе (в соответствии с формулой условия равенства конъюнкции единице) и регистр 11 выбран для записи суммы аргумета Х₁ с содержимым регистра 11, в котором уже содержится результат суммирования i-1 членов полинома. Такт записи в регистр 11 формируется на выходе элемента И 10 только в том случае, если значение конъюнкции равно единице, т. е. в регистре 11 осуществляется накопление только тех аргументов, при которых значение конъюнкций равно единице. Окончательный результат вычислений записывается в регистр 12.At the moment when the argument X ₁ arrives at the input of adder 8, the conjunction value for this argument is already generated at the output of block 9 (in accordance with the formula for the condition for equality of conjunction to unity) and register 11 is selected to record the sum of argument X ₁ with the contents of register 11, in which already contains the result of summing i-1 members of the polynomial. The write clock in register 11 is formed at the output of AND 10 only if the conjunction value is one, i.e., in register 11 only those arguments are accumulated for which the conjunction value is one. The final result of the calculations is written in register 12.

В качестве примера рассмотрена система из 14 логических функций от четырех переменных: f₁, . . . , f₁₄ (см. таблицу). Для каждой из функций указано число команд (k), необходимое для ее реализации на известных устройствах посредством обычных операторных программ. Дано арифметическое представление этих же функций φ₁, . . . , φ ₁₄. Арифметическое представление исходной системы функций посредством преобразования

2^i-1= P(x) Р(х)= 4263х_o-914х₁+218х₂+2159х₃+1032х₄
Реализация данного полинома на предложенном параллельном логическом процессоре требует пять тактов. Вычисление на известных устройствах (даже без учета необходимых команд перехода от функции к функции) требует 55 тактов.As an example, we consider a system of 14 logical functions of four variables: f ₁ ,. . . , f ₁₄ (see table). For each of the functions, the number of commands (k) is indicated, which is necessary for its implementation on known devices by means of ordinary operator programs. An arithmetic representation of the same functions φ ₁ , is given. . . , φ ₁₄ . Arithmetic representation of the original system of functions through conversion

2 ^i-1 = P (x) P (x) = 4263х _o -914х ₁ + 218х ₂ + 2159х ₃ + 1032х ₄
The implementation of this polynomial on the proposed parallel logic processor requires five clock cycles. Calculation on known devices (even without taking into account the necessary instructions for switching from function to function) requires 55 clock cycles.

(56) Мишев Ж. и др. Программируемые контроллеры. М. : Машиностроение, 1986, с. 36. (56) Mishev, J. et al. Programmable Controllers. M.: Mechanical Engineering, 1986, p. 36.

Авторское свидетельство СССР N 1136145, кл. G 06 F 7/00, 1981. USSR author's certificate N 1136145, cl. G 06 F 7/00, 1981.

Claims

LOGIC PROCESSOR, containing the register of the argument and the adder, the information input of the register of the argument is connected to the input of the processor and the first input of the adder, the synchronization input is with the input of the processor synchronization, the resolution input is with the first output of the decoder, the input of which is connected to the input of the processor addresses, characterized in that, in order to simplify and improve performance, the processor contains the first and second registers of coefficients, a register of the sum, a register of the result, a block for calculating logical functions and an element And, moreover, inf the formation inputs of the first and second coefficient registers are connected to the processor data input, the synchronization inputs are to the processor synchronization input, the resolution inputs are to the second and third outputs of the decoder, the fourth output of which is connected to the resolution register input of the sum, the information input of which is connected to the output of the adder, and the input of the record is with the output of the And element, the first input of which is connected to the processor synchronization input, the second input of the And element is connected to the output of the logic function calculation unit, the first, second, and the third inputs of which are connected to the outputs of the register of the argument and the first and second registers of coefficients, respectively, the fifth output of the decoder is connected to the input of the result register, the information input of which is connected to the output of the sum register and the second input of the adder, and the output of the result register is connected to the processor output, and the block calculation of logical functions contains a node of equivalence elements and a node of AND elements, the outputs of which are connected through the INSTALLATION OR to the output of the block of calculation of logical functions, vy and second input elements equivalence node and the first input node of AND gates respectively connected to first, second and third inputs of the logic calculation unit functions output node equivalence elements coupled to a second input node elements I.