Claims (2)
Изобретение относитс к вычиспитепьной технике и предназначено дл построени на его основе специализированных ЦВМ. Известны арифметические устро ;тва дл обработки координат векторов, предназначенных дл решени задач, содержащих большое количество координатных пре образований. Эти устройства вьшолн ют преобразование координат вектора при повороте осей пр моугольных координат ( X ) на угол , то есть й-4. гпес-1 матрица поворота когде .с. -I ..j cosd L j ординат. Они содержат сдвигающие регистры, коммутирующие блоки, сумматоры-вычитатели и позвол ют выполн ть преобразование (1) на пор док быстрее, чем традиционные арифметические устройства. Преобразование (1) можно считать преобразованием компонент одновалентного тензора (каким вл етс вектор) на плоскости СЦ. На практике часто требуетс проводить преобразование компонент двухвалентного тензора, которое имеет вид ,(2) С т транспортированна матрица вращени ; Л АчЛлЛ матрица компонент тензора. Преобразование (2) может быть выполнено с помощью указанных устро1$ств за четыре операции поворота, причем после первой операции будем иметь после второй после третьей и четвертой И-Р ЦОднако такое врем реализации не всег допустимо на практике. Наиболее близким по технической реа лизации вл етс арифметическое устрой ство, работающее по алгоритму Волдера , , + -, . позвол ющее вычисл ть координаты и-ш у Q arctg В предыдущих выражени х X значени координат и угла радии; - оператор направлени вращ ни , равный дл соотношени (4) .,, а дл соотношени (5) e..-eign{-Yi)( М углова скорсхзть, равна di CtpZ k - - коэффициент общего удлинени вектора , равный произведению коэффициенто удлинени на каждой итерации п 1Г м+г Ь{ Х, Y , 00-с.- исходные данные; 1- номер итерадии ( 1 1,2 ..., и). Арифметическое устройство, реализую щее алгоритм {3), состоит из двух сдви гающих регистров, накапливающих значени координат, регистра угла и трех сум ма торов-вычита те лей, причем выходы ре гистров координат соединены с первыми входами двух сумматоров-вычитателей, вторые входы которых соединены через коммутирующие блоки со сдвиговыми вы ходами противоположных регистров; вых регистра угла соединен с первым входом третьего сумматора-вычитател , на второ вход которого подаютс .значени угловы посто нных, выходы сумматоров-вычитателей соединены со входами соответству ющих регистров l. 34 Наиболее близким к предлагаемому л етс устройство дл преобразовани компонент тензора, содержащее три регистра сдвига, два коммутирующих блока, три сумматора-вычитател , причем выходы первого и второго регистров сдвига соединень с соответствующими, входами коммутирующих блоков, управл ющие входы которых подсоед1шены к первом - входу устройства, вход старшего разр да третьего регистра соединен с выходом третьего сумматора-вычитател и первым .выходом устройства, выходы младших раз- р дов регистров сдвига подключе 1ы к первым входам сумматоров-вычитателей, второй вход третьего сумматора-вычитател соединен с вторым входом устройства, входы первого и второго регистров сдвига подсоединены ко второму и третьему выходам устройства соответственно 2}. Недостатком таких устройств вл етс большое врем реализации пробразовани равное времени выполнени четырех операций поворота вектора. Цель изобретени - повышение быстродействи устройства при вьшолнении преобразовани компонент тензора. Указанна цель достигаетс тем, что устройство содержит четвертый и п тый регистры сдвига, третий и четвертый коммутирующие блоки, четвертый и п тый сумматоры-вычитатели, три сумматора три вычитател и два элемента запрета, пр1гчем выходы четвертого и п того регистров сдвига соединены соответственно со входами третьего и четвертого коммутирующих блоков, управл ющие входы которых подключены к первому входу устройства , первые выходы первого и четвертого коммутирующих блоков подключены ко входам первого вычитател , первые выходы второго и третьего коммутирующих блоков соединены с входами первого сумматора; выходы четвертого и п того регистров сдвига подключены соответственно к первым входам четвертого и п того сумматоров-вычитателей, выходы первого вычитател и первого сумматора соединены со вторыми входами второго, четвертого и первого, п того сумматоров-вычитателей соответственно, входы второго сумматора подключены к выходу первого сумматора-вычитател и второкгу выходу четвертого коммутирующего блока, а выход - к второму выходу устройства, входы второго вычитател соединены соответственно с выходом второго сумматора-вычитател и вторым выходом третьего коммутирующего блока, а выход - с третьт. выходом устройства, входы третьего вы читател подключены соответственно к выходу четвертого сумматора-вычитател и второму выходу второго кoм Jyтиpyющeго блока, а выход - к четвертому выходу устройства и входу первого элемента запрета , нходы третьего сумматора соедине ны со вторым выходом первого коммутирующего блока и выходом п того сумматора-вычитател , а выход - с п тым выходом устройства и входом второго элемента запрета, управл ющие входы элементов запре,та подключены к третьему входу устройства, а выходы - ко входам четвертого и п того регистров сдвига соответственно , управл ющие входы всех сумматоров-вычитателей подключены к четвертому входу устройства. Преобразование компонент тензора вы- полн етс по алгоритму Л. VC. г .Vi (ar.i) Лп( eu4-V -. (iм)(iЧ,(,V2 . A„„..,.,-l(A,+ ,)2 22(iH).2 V«r Mil ( где значени , определ ютс по формуле (6), а-©р-оС-Реализаци алгоритма (8) вьшолн етс за то же врем , что и алгоритм (З), причем результирующие компоненты получаютс в масштабе V.n() задании начальных значений А.. Y( A и сохрайении равенства А,,. А „-0 - cohst устройство реализует алгоритм (3). На чертеже показана блок-схема усрройства . Схема устройства содержит п ть регистров 1-5 сдвига, три сумматора 12, 13, 29, три вычитател 17, 18, 28, п ть сумматоров-вычитателей 6-10, четыре коммутирующих блока. 23-26, причем выходы младших разр дов регистров 1-5 сдвига соединены с первыми входам сумматоров-вычитателей 6-1О соответст венно, входы старших разр дов регистра 1 непосредственно, а регистра 4 через элемент 11 НЕ соединены с выходами сумматоров 12, 13 и выходами устройст ва 14 (А , 15 (Ao2. соответственно, входы регистра 2 непосредственно, а регистра 3 через элемент 16 НЕ соединены с выходами вычитателей 17, 18 и выходами устройства 19 (А.,, 2О ()соответственноэ выход регистра 5 соединен со входом сумматора-Бычитатэл 1О, второй вход которого вл етс входом 21 устройства, (узловой посто нной Ч ), а выход соединен со входом регистра 5 и вл етс выходом 22 (-&) устройства, выходы всех разр дов регистров 1-4 соединены соответственно со входами коммутируюштсх блоков 23-26, управл ющие входы которых соединены со входом 27 (управл ющего сигнала) устройства, пер- вые выходы коммутирующих блоков 23, 26 подключены ко входам вычитател 28, а блоков 24, 25 ко входам сумматора 29, выход вычитател 28 подключен ко вторым входам сумматоров-вычитателей 7 и 8, а выход сумматора 29 - ко вторым входам сумматоров-выч тателей 6 и 6,первые входы сумматоров 12 и 13 Соединены с выходами сумматоров-вычитателей 6 и 9, вторые входы со вторыми выходами блоков 26 и 23 соответственно, первые входы вычитателей 17, 18 соединены с выходами сумматоров-вычитателей 7,8;а вторые-со вторыми выходами блоков 25 и 24 соответственно, управл к щие входы элементов 11, 16 НЕ соединены с входом 30 устройства, (запрета), а управл ющие входы сумматоров-вычитателей 6-1О с входом 31 ( ) устройства. При вычислении соотнощений (2) предлагаемое устройство работает по алгоритму (8), а при вычислении соотношений 4), (5) - по алгоритму (З). В первом случае устройство работает следующим образом . Операнды , А,-, 22.-( хран тс в регистрах 1-5, на вход 30 сигнал запрета не подаетс , по команде i-й итерации из устройства управлени по входу 27 все коммутирующие блоки соедин ют свои первые выходы с выходами соответствующих разр дов регистров таким образом, что на входы блоков 28, 29 поступают операнды, умноженные на величину 2 а свои вторые выходы таким образом, чтобы на входы блоков 12, 13, 17, 18 поступали операнды, умноженные на величину . С выходов младших разр дов регистров 1-5 операнды поступают на входы сумматоров-вычитателей 6-1О, где в соответствии с сигналом поступающим по входу 31 из устройства управлени ,-суммируютс (вычитаютс ) -с величинами ( ) 773470 {A22i )-(, которые поступают с входов блоков 28, 29 и из запоминающего устройства по входу 21 соответственно, С Выходов сумматоров-вычитатепей 6-9 результаты поступают на входы сумматоров 12, 13 и вычитателей 17, 18, где суммируютс (вычитаютс ) с соответствуюшими операндами, умноженными на 2 Результаты операций , + o 2-1(1 н)) ® регистры 10 1-5 соответственно, причем величина подаетс по выходу 22 в устройство уп- равлени , где используютс дл выработки сигнала - .Процесс повтор етс до выполнени заданного количества итераций. 15 В конце операции результаты вывод тс из устройства по лини м 14, 19, 2Ои15 При вычислении соотношений (4) рабо .та устройства аналогична описанному процессу с той разницей, что в регистрй 14 занос тс значени X 9 О соответственно, а на вход ЗО поступает .сигнал запрета. В случае вычислени соотношений (5) функци Получаетс как функци знака - Y сним)земого в уст ройство управлени с выхода 19, Эффективность предлагаемого изобретени заключаетс в сокращении времени преобразовани компонент тензора в 4 раза при увеличении объёма оборудовани менее чем в 2 раза. Формула изобретени Устройство дл преобразовани компонент тензора, содержащее три регистра сдвига, два коммутирующие блока, три сумматора-вычитател , причем выходы пер вого и второго регистров сдвига соединены со входами соответствующих коммутирующих блоков, управл ющие входы которых подсоединены к первому входу устрой ства, вход старшего разр да третьего регистра соединен с выходом третьего суМ матора-вычитател и первым выходом устройства , выходы младших разр дов регистров сдвига подключены к первым входам соответствующих сумматоров-вычитателей, второй вход третьего сумматора-вьпитате л соединен со вторым входом устройства входы первого и второго регистров сдвига соединены со вторым и третьим выходами устройства соответственно, отличающеес тем, что, с целью по- 3 вышени быстродействи , .устройство содержит четвертый и п тый регистры сдвига , третий и четвертый коммутирующие блоки, четвертый и п тый сумматоры-вычитатели , три сумматора, три вычитател и Два элемента запрета, причем выходы четвертого и п того регистров сдвига соединены соответственно со входами третьего и четвертого коммутирующих блоков, управл ющие входы которых подключены к первому входу устройства, первые выходы первого и четвертого коммутирующих бло- ков подключены ко входам первого вычитател , первые выходы второго и третьего коммутирующих блоков соединены с входами первого сумматора, выходы четвертого и п того регистров сдвига подключены соответственно к первым входам четвертого и п того сумматоров-вычитателей, выходы первого вычитател и первого сумматора соед1шены со вторыми входами второго, четвертого и первого, п того сумматоров-вычитателей соответственно, входы второго сумматора подключены к выходу первого сумматора-вычитател и второму вькоду четвертого коммутирую - щего блока, а выход - к второму выходу устройства, входы второго вычитател соединены соответственно с выходом второго сумматора-вычитател и вторым выходом третьего коммутирующего блока, а выход - с третьим выходом устройства, входы третьего вычитател подключены соответственно к выходу четвертого сум-. матора-вычитател и второму выходу второго коммутирующего блока, а выход - к четвертому выходу устройства и входу первого элемента запрета, входы третьего сумматора соединены со вторым выходом первого коммутирующего блока и выходом п того сумматора-вычитател , а выход - с п тым выходом устройства и входом второго элемента запрета, управл ющие входы элементов запрета подключены к третьему входу устройства, а выходы ко входам четвертого и п того регистров сдвига соответственно, управл ющие входы сумматоров-вычитателей подключены к четвертому входу устройства. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 445О42, кл. G Об F 15/2О, 1974. The invention relates to computing technology and is intended to build specialized digital computers on its basis. Arithmetic arrangements are known for processing the coordinates of vectors intended for solving problems containing a large number of coordinate transformations. These devices perform the vector coordinate transformation when the axes of the rectangular coordinates (X) are rotated by an angle, i.e., 4-4. gpes-1 rotation matrix when .c. -I ..j cosd L j ordinates. They contain shift registers, switching blocks, adders-subtractors and allow you to transform (1) an order of magnitude faster than traditional arithmetic devices. Transformation (1) can be considered the transformation of the components of the monovalent tensor (which is a vector) on the SC plane. In practice, it is often necessary to carry out the transformation of the components of the divalent tensor, which has the form, (2) С t is the transported rotation matrix; L AACHLL matrix of tensor components. Transformation (2) can be performed using the indicated arrangements for four rotation operations, and after the first operation we will have after the second after the third and fourth PID, however, this implementation time is not always permissible in practice. The closest in technical implementation is an arithmetic unit operating according to the Wolder algorithm,, + -,. allowing the calculation of the coordinates of the y-sh y Q arctg In the previous expressions, X is the value of the coordinates and angle of the radium; - operator of rotation direction, equal for relation (4)., and for relation (5) e ..- eign {-Yi) (M angular velocity, equal to di CtpZ k - - total vector elongation coefficient, equal to the product of the coefficient of elongation at each iteration, p 1G m + g b {X, Y, 00-c. are the initial data; 1 is the iteration number (1 1.2 ..., i). The arithmetic unit realizing the algorithm (3) consists of two shift registers accumulating the values of the coordinates, the angle register and the three sumors of the subtractors, and the outputs of the coordinate registers are connected to the first inputs of two adders readers, the second inputs of which are connected via switching blocks with the shift outputs of opposite registers; the output of the angle register is connected to the first input of the third totalizer-subtractor, the second input of which is supplied. the values are constant angles, the outputs of the totalizer-subtractors are connected to the inputs of the corresponding registers l. 34 The closest to the proposed device is a component for converting the tensor components, which contains three shift registers, two switching blocks, three subtractors, and the outputs of the first and second shift registers are connected to the corresponding switching inputs, the control inputs of which are connected to the first - the input of the device, the input of the higher bit of the third register is connected to the output of the third adder-subtractor and the first output of the device, the outputs of the lower part of the shift registers connect 1 to the first inputs s adders-subtractors, a second input of the third adder-subtractor connected to the second input device inputs of the first and second shift registers connected to the outputs of the second and third devices respectively, 2}. The disadvantage of such devices is the large time for the implementation of formation, which is equal to the time required to perform four vector rotation operations. The purpose of the invention is to increase the speed of the device when the conversion of tensor components is performed. This goal is achieved by the fact that the device contains the fourth and fifth shift registers, the third and fourth switching blocks, the fourth and fifth adders-subtractors, three adders, three subtractors and two prohibition elements, and the outputs of the fourth and fifth registers of the shift are connected respectively to the inputs the third and fourth switching blocks, the control inputs of which are connected to the first input of the device, the first outputs of the first and fourth switching blocks are connected to the inputs of the first subtractor, the first outputs of the second the pogo and third commuting units are connected to the inputs of the first adder; the outputs of the fourth and nth shift registers are connected respectively to the first inputs of the fourth and fifth adders-subtractors, the outputs of the first subtractor and the first adder are connected to the second inputs of the second, fourth and first, fifth adders-subtractors, respectively, the inputs of the second adder are connected to the output of the first the adder-subtractor and vtorokgu output of the fourth switching unit, and the output to the second output of the device, the inputs of the second subtractor are connected respectively with the output of the second adder-subtractor And the second output of the third switching unit, and the output - from the third. the output of the device, the inputs of the third reader are connected respectively to the output of the fourth adder-subtractor and the second output of the second CJ unit, and the output to the fourth output of the device and the input of the first prohibition element, the inputs of the third adder are connected to the second output of the first switching unit and the output n of the adder-subtractor, and the output with the fifth output of the device and the input of the second prohibition element, the control inputs of the prohibited elements, are connected to the third input of the device, and the outputs to the inputs of the fourth and Addition of shift registers, respectively, the control inputs of all adders-subtractors are connected to the fourth input of the device. The transformation of the components of the tensor is performed by the algorithm L. VC. Mr.Vi (ar.i) Lp (eu4-V -. (im) (iЧ, (, V2. A „„ ..,., - l (A, +,) 2 22 (iH) .2 V “ r Mil (where the values are determined by the formula (6), a- © p-oC-Implementation of the algorithm (8) is performed in the same time as the algorithm (G), and the resulting components are obtained in the scale Vn () initial values of A .. Y (A and maintaining the equality of A ,,. A „-0 - cohst device implements the algorithm (3). The drawing shows the block diagram of the device. The device diagram contains five shift registers 1-5, three adders 12 , 13, 29, three subtractors 17, 18, 28, five adders-subtractors 6-10, four commuting blocks. 23-26, and in the low-order moves of the 1–5 shift registers are connected to the first inputs of adders-subtractors 6–1, respectively, the high-order bits of register 1 are directly, and register 4 is not connected to the outputs of adders 12, 13 and device 14 (4 A, 15 (Ao2. Respectively, the inputs of register 2 directly, and register 3 through element 16 is NOT connected to outputs of subtractors 17, 18 and outputs of device 19 (A. ,, 2О (), respectively, output of register 5 is connected to the input of adder-Bychital 1O whose second input is the device input 21, ( nodal constant H), and the output is connected to the input of register 5 and is output 22 (-), the outputs of all bits of registers 1–4 are connected respectively to the inputs of switching units 23-26, the control inputs of which are connected to the input 27 (control signal) of the device, the first outputs of the switching blocks 23, 26 are connected to the inputs of the subtractor 28, and the blocks 24, 25 to the inputs of the adder 29, the output of the subtractor 28 are connected to the second inputs of the totalizers of 7 and 8, and the output of the adders 29 - to the second inputs of adders-calculators 6 and 6, the first inputs with mummers 12 and 13 are connected to the outputs of adders-subtractors 6 and 9, the second inputs with the second outputs of blocks 26 and 23, respectively, the first inputs of subtractors 17, 18 are connected to the outputs of adders-subtractors 7,8; and the second with the second outputs of blocks 25 and 24, respectively, the control inputs of the elements 11, 16 are NOT connected to the input 30 of the device, (prohibition), but the control inputs of the totalizers-subtractors 6-1O with the input 31 () of the device. When calculating ratios (2), the proposed device works according to the algorithm (8), and when calculating relations 4), (5) - according to algorithm (C). In the first case, the device operates as follows. Operands, A, -, 22 .- (stored in registers 1-5, the prohibition signal is not input to input 30, at the command of the i-th iteration from the control unit at input 27, all switching units connect their first outputs to the outputs of the corresponding bits registers in such a way that the inputs of blocks 28, 29 receive operands multiplied by the value 2 and their second outputs so that the inputs of blocks 12, 13, 17, 18 receive operands multiplied by the value. From the outputs of the lower bits of registers 1-5 operands are fed to the inputs of adders-subtractors 6-1О, where in The signal received at input 31 from the control device is summed (subtracted) with values () 773470 {A22i) - (which come from the inputs of blocks 28, 29 and from the memory at input 21, respectively). 6-9, the results are fed to the inputs of adders 12, 13 and subtractors 17, 18, where they are summed (subtracted) with the corresponding operands multiplied by 2 Operation results, + o 2-1 (1 n)) ® registers 10 1-5, respectively, moreover, the value is supplied at exit 22 to the control unit, where they are used for you signal processing -. The process is repeated until the specified number of iterations is completed. 15 At the end of the operation, the results are output from the device according to lines 14, 19, 2O and 15 When calculating relations (4), the operation of this device is similar to the described process with the difference that X 14 O is entered into register 14, respectively, and Signs of the ban. In the case of calculating relations (5), the function is obtained as a function of the sign — Y shot) into the control device from output 19. The effectiveness of the proposed invention consists in reducing the time for the tensor components to be transformed by 4 times with an increase in equipment less than 2 times. The invention The device for converting the components of a tensor, containing three shift registers, two switching blocks, three adders, and the outputs of the first and second shift registers are connected to the inputs of the corresponding switching blocks, the control inputs of which are connected to the first input of the device, the input of the higher the third register bit is connected to the output of the third cubMator-subtractor and the first output of the device; the outputs of the lower bits of the shift registers are connected to the first inputs of the corresponding Sinkers-subtractors, the second input of the third adder-type L is connected to the second input of the device, the inputs of the first and second shift registers are connected to the second and third outputs of the device, respectively, characterized in that, in order to improve speed, the device contains the fourth and the fifth shift registers, the third and fourth switching blocks, the fourth and fifth adders-subtractors, three adders, three subtractors and two prohibition elements, with the outputs of the fourth and fifth shift registers connected to About the inputs of the third and fourth switching blocks, the control inputs of which are connected to the first input of the device, the first outputs of the first and fourth switching blocks are connected to the inputs of the first subtractor, the first outputs of the second and third switching blocks are connected to the inputs of the first adder, the fourth and n outputs that shift registers are connected respectively to the first inputs of the fourth and fifth adders-subtractors, the outputs of the first subtractor and the first adder are connected to the second inputs of the second, fourth first and fifth adders-subtractors, respectively, the inputs of the second adder are connected to the output of the first adder-subtractor and second to the fourth code of the fourth switching unit, and the output to the second output of the device, the inputs of the second subtractor are connected respectively to the output of the second adder-subtractor and the second the output of the third switching unit, and the output - with the third output of the device, the inputs of the third subtractor are connected respectively to the output of the fourth sum-. matora-subtractor and the second output of the second switching unit, and the output to the fourth output of the device and the input of the first prohibition element, the inputs of the third adder are connected to the second output of the first switching unit and the output of the fifth adder-subtractor, and the output to the fifth output of the device and the input of the second prohibition element, the control inputs of the prohibition elements are connected to the third input of the device, and the outputs to the inputs of the fourth and fifth shift registers, respectively, the control inputs of adders-subtractors are connected to h tvertomu entry device. Sources of information taken into account during the examination 1. USSR author's certificate No. 445О42, cl. G About F 15 / 2O, 1974.
2.Электроника, 1966, № 18, ;. ЗО-38 (прототип).2. Electronics, 1966, No. 18,;. ZO-38 (prototype).