RU2079879C1

RU2079879C1 - Matrix processor

Info

Publication number: RU2079879C1
Application number: RU94030340A
Authority: RU
Inventors: Евгений Иванович Духнич; Сергей Олегович Деревенсков
Original assignee: Евгений Иванович Духнич; Сергей Олегович Деревенсков
Priority date: 1994-08-23
Filing date: 1994-08-23
Publication date: 1997-05-20
Also published as: RU94030340A

Abstract

FIELD: computer engineering. SUBSTANCE: device has m registers, m sign decoders, (2m-1) adders- subtracters, (m-1) XOR gates, three shift registers, (m+3) multiplexers, where m is dimension of matrix to be processed. EFFECT: increased field of application. 4 dwg

Description

Изобретение относится к вычислительной технике и предназначено для построения на его основе специализированных ЭВМ. The invention relates to computer technology and is intended to build on its basis specialized computers.

Известны специализированные устройства, выполняющие триангуляцию матрицы (патент РФ N 1800463), решение систем линейных алгебраических уравнений (патент РФ N 1832301), решение систем линейных алгебраических уравнений с треугольной матрицей (патент РФ N 1803921), а также устройства для вращения вектора по алгоритму Волдера (авт. свид. СССР N 445042). Known specialized devices that perform matrix triangulation (RF patent N 1800463), solving systems of linear algebraic equations (RF patent N 1832301), solving systems of linear algebraic equations with a triangular matrix (RF patent N 1803921), as well as devices for rotating the vector according to the Walder algorithm (ed. certificate. USSR N 445042).

Основными недостатками этих устройств являются узкий функциональный состав выполняемых операций при значительных аппаратурных затратах, а также необходимость для вычисления модуля m-мерного вектора использовать последовательность из (m-1)-й операции плоского вращения. The main disadvantages of these devices are the narrow functional composition of the operations performed at a significant hardware cost, as well as the need to use the sequence of the (m-1) th plane rotation operation to calculate the m-dimensional vector module.

Наиболее близким по технической реализации является устройство для определения модуля трехмерного вектора (авт. свид. СССР N 1205139), реализующее итерационный алгоритм перемещения трехмерного вектора с помощью последовательности из n преобразований отражения до его совпадения с осью абсцисс. The closest in technical implementation is a device for determining the module of a three-dimensional vector (ed. Certificate of the USSR N 1205139), which implements an iterative algorithm for moving a three-dimensional vector using a sequence of n reflection transformations until it coincides with the abscissa axis.

Одним из основных недостатков этого устройства является большое время определения модуля m-мерного вектора, которое равно порядка m/2 циклов по n итераций. Кроме того, при помощи этого устройства невозможно осуществить решение систем линейных алгебраических уравнений с треугольной матрицей (выполнить "обратный ход" для решения систем линейных алгебраических уравнений) и осуществить преобразование матрицы по методу Гаусса или Гаусса-Жордана. Между тем названные операции составляют математическое содержание значительной части практических задач. One of the main disadvantages of this device is the long time it takes to determine the modulus of the m-dimensional vector, which is equal to the order of m / 2 cycles in n iterations. In addition, using this device, it is impossible to solve systems of linear algebraic equations with a triangular matrix (perform a "reverse move" to solve systems of linear algebraic equations) and to transform the matrix according to the Gauss or Gauss-Jordan method. Meanwhile, these operations comprise the mathematical content of a significant part of practical problems.

Целью изобретения является расширение класса решаемых устройством задач путем введения в функциональный состав устройства операций для решения систем линейных алгебраических уравнений с треугольной матрицей и преобразования матрицы по методу Гаусса и Гаусса-Жордана, а также операции вычисления модуля m-мерного вектора за один цикл работы устройства. The aim of the invention is to expand the class of problems solved by the device by introducing operations into the functional composition of the device to solve systems of linear algebraic equations with a triangular matrix and transforming the matrix by the Gauss and Gauss-Jordan methods, as well as the operation of calculating the m-dimensional vector module in one cycle of the device.

Указанная цель достигается тем, что в устройство, содержащее три регистра, три дешифратора знака, шесть сумматоров-вычитателей, три сдвигателя, причем управляющие входы сдвигателей соединены с входом задания двоичного кода номера итерации, выход первого регистра соединен с информационным входом первого сдвигателя, дополнительно введены m-3 регистров, m-3 дешифраторов знака, 2m-7 сумматоров-вычитателей, m-1 схема ИСКЛЮЧАЮЩЕЕ ИЛИ, m+3 мультиплексора, где m размерность обрабатываемой матрицы, блок умножения, блок изменения знака числа, причем информационные входы всех регистров являются входами операндов спецпроцессора, входы синхронизации всех регистров соединены с входом синхронизации спецпроцессора, управляющий вход блока умножения подключен к входу задания двоичного кода номера итерации спецпроцессора, выход первого сдвигателя через блок изменения знака числа, управляющий вход которого соединен с выходом первого дешифратора знака, подключен к первому входу цепочки сумматоров-вычитателей, у которых вход первого слагаемого (уменьшаемого) j-го элемента (j 1,2,m-1) соединен с выходом (j-1)-го элемента, а вход второго слагаемого (вычитаемого) с выходом (j+1)-го регистра, выход последнего элемента цепочки подключен к информационному входу блока умножения, выход которого соединен с информационным входом второго сдвигателя, вход второго слагаемого (вычитаемого) первого выходного сумматора-вычитателя соединен с выходом второго сдвигателя, вход первого слагаемого (уменьшаемого) l-го выходного сумматора-вычитателя (l= 1,2,m) соединен с выходом l-го регистра, выход l-го выходного сумматора-вычитателя, кроме первого, подключен к l-му выходу спецпроцессора, вход l-го дешифратора знака является l-м входом анализа знака операнда спецпроцессора, выход первого дешифратора знака подключен к управляющему входу первого выходного сумматора-вычитателя, выход первого регистра через третий сдвигатель соединен с первым информационным входом m-го мультиплексора, второй информационный вход которого соединен с выходом блока умножения, а выход с входами второго слагаемого (вычитаемого) каждого выходного сумматора-вычитателя, кроме первого и второго, выход первого выходного сумматора-вычитателя соединен с вторым информационным входом (m+3)-го мультиплексора, первый информационный вход которого соединен с выходом первого регистра, а выход с первым выходом спецпроцессора, выход j-го дешифратора знака (j 2,3,m) соединен с вторым входом (j-1)-й схемы ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом первого дешифратора знака, выход (j-1)-й схемы ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к первому информационному входу (j-1)-го мультиплексора, второй информационный вход которого соединен с выходом j-го дешифратора знака, выход j-го мультиплексора (j=1,2,m-1) подключен к управляющему входу j-го сумматора-вычитателя в цепочке и к управляющему входу (j+1)-го выходного сумматора-вычитателя, кроме первого и второго, выход второго мультиплексора подключен к второму информационному входу (m+2)-го мультиплексора, первый информационный вход которого соединен с выходом первого мультиплексора, а выход с управляющим входом второго выходного сумматора-вычитателя, первый информационный вход (m+1)-го мультиплексора соединен с выходом m-го мультиплексора, второй информационный вход с входом задания двоичного кода веса обрабатываемого разряда спецпроцессора, а выход с входом второго слагаемого (вычитаемого) второго выходного сумматора-вычитателя, управляющие входы всех мультиплексоров соединены с входом задания двоичного кода режима работы спецпроцессора. This goal is achieved by the fact that in a device containing three registers, three sign decoders, six adders-subtracters, three shifters, the control inputs of the shifters connected to the input of the binary code of the iteration number, the output of the first register connected to the information input of the first shifter, additionally introduced m-3 registers, m-3 sign decoders, 2m-7 adders-subtracters, m-1 circuit EXCLUSIVE OR, m + 3 multiplexers, where m is the dimension of the processed matrix, the multiplication block, the block changing the sign of the number, and info The rotation inputs of all the registers are inputs of the operands of the special processor, the synchronization inputs of all the registers are connected to the synchronization input of the special processor, the control input of the multiplication unit is connected to the input of the binary code of the iteration number of the special processor, the output of the first shifter through the number sign change unit, the control input of which is connected to the output of the first decoder sign is connected to the first input of the chain of adders-subtracters, in which the input of the first term (decreasing) of the j-th element (j 1,2, m-1) is connected to the output the ode of the (j-1) -th element, and the input of the second term (subtracted) with the output of the (j + 1) -th register, the output of the last element of the chain is connected to the information input of the multiplication unit, the output of which is connected to the information input of the second shifter, the input of the second of the summand (subtracted) of the first output adder-subtractor is connected to the output of the second shifter, the input of the first term (diminished) of the lth output adder-subtractor (l = 1,2, m) is connected to the output of the lth register, the output of the lth output the adder-subtractor, except the first, is connected to the l-th at the output of the special processor, the input of the l-th character decoder is the l-th input of the sign analysis of the operand of the special processor, the output of the first character decoder is connected to the control input of the first output adder-subtractor, the output of the first register through the third shifter is connected to the first information input of the m-th multiplexer, the second information input of which is connected to the output of the multiplication unit, and the output with the inputs of the second term (subtracted) of each output adder-subtractor, except the first and second, the output of the first output sum the opa-subtractor is connected to the second information input of the (m + 3) -th multiplexer, the first information input of which is connected to the output of the first register, and the output to the first output of the special processor, the output of the j-th decryptor of the sign (j 2,3, m) is connected to the second input of the (j-1) -th EXCLUSIVE OR circuit, the second input of which is connected to the output of the first sign decoder, the output of the (j-1) -th EXCLUSIVE OR circuit is connected to the first information input of the (j-1) -th multiplexer, the second information the input of which is connected to the output of the jth decryptor of the sign, the output of the jth multipl a ksora (j = 1,2, m-1) is connected to the control input of the j-th adder-subtractor in the chain and to the control input of the (j + 1) -th output adder-subtractor, in addition to the first and second, the output of the second multiplexer is connected to the second information input of the (m + 2) th multiplexer, the first information input of which is connected to the output of the first multiplexer, and the output with the control input of the second output adder-subtractor, the first information input of the (m + 1) th multiplexer is connected to the output of the mth multiplexer, second information input with job input binary code of the weight of the processed discharge of the special processor, and the output with the input of the second term (subtracted) of the second output adder-subtractor, the control inputs of all multiplexers are connected to the input of the binary code of the special processor's operating mode.

Блок изменения знака числа является известным техническим решением и, в частности, может быть выполнен в виде сумматора-вычитателя, на вход первого слагаемого (уменьшаемого) которого постоянно подается значение, равное нулю, вход второго слагаемого (вычитаемого) является информационным входом блока изменения знака числа, управляющий вход сумматора-вычитателя управляющим входом блока изменения знака числа, а выход сумматора-вычитателя выходом блока. The unit for changing the sign of the number is a well-known technical solution and, in particular, can be made in the form of an adder-subtracter, the input of the first term (decreasing) of which is constantly supplied with a value equal to zero, the input of the second term (subtracting) is the information input of the block of changing the sign of the number , the control input of the adder-subtracter by the control input of the unit for changing the sign of the number, and the output of the adder-subtractor by the output of the block.

Блок умножения является известным техническим решением и предназначен для умножения входного числа в зависимости от номера итерации на одну из констант. Блок умножения на константу может, в частности, быть выполнен в виде устройства, состоящего из постоянного запоминающего устройства для хранения констант и умножителя, причем адресный вход запоминающего устройства является управляющим входом блока умножения, выход запоминающего устройства соединен с входом первого сомножителя, вход второго сомножителя которого является информационным входом блока умножения, а выход выходом блока умножения. The multiplication block is a well-known technical solution and is designed to multiply the input number depending on the iteration number by one of the constants. The constant multiplication unit can, in particular, be made in the form of a device consisting of a permanent storage device for storing constants and a multiplier, the address input of the storage device being a control input of the multiplying unit, the output of the storage device being connected to the input of the first factor, the input of the second factor of which is the information input of the multiplication block, and the output is the output of the multiplication block.

На фиг. 1 представлена схема матричного спецпроцессора, где 1₁.1_m регистры операндов, 2₁.2_m - дешифраторы знака, 3₁.3_2m-1 сумматоры-вычитатели, 4₁, 4₂, 4₃ сдвигатели, 5 -вход задания двоичного кода номера итерации, 6₁. 6_m-1 схемы ИСКЛЮЧАЮЩЕЕ ИЛИ, 7₁.7_m+3 мультиплексоры, 8 блок умножения, 9 блок изменения знака числа, 10₁.10_m входы операндов, 11 вход синхронизации, 12₁. 12_m выходы спецпроцессора, 13₁.13_m входы анализа знака операнда, 14 вход задания двоичного кода веса обрабатываемого разряда, 15 вход задания двоичного кода режима работы спецпроцессора.In FIG. 1 is a diagram of a matrix special processor, where 1 ₁ .1 _m registers of operands, 2 ₁ .2 _m - sign decoders, 3 ₁ .3 _2m-1 adders-subtractors, 4 ₁ , 4 ₂ , 4 ₃ shifters, 5 - binary input iteration number code, 6 ₁ . 6 _m-1 circuits EXCLUSIVE OR, 7 ₁ .7 _{m + 3} multiplexers, 8 multiplication unit, 9 number sign changing unit, 10 ₁ .10 _m operand inputs, 11 synchronization input, 12 ₁ . 12 _m outputs of the special processor, 13 ₁ .13 _m inputs of the analysis of the operand sign, 14 input of the binary code for the weight of the processed discharge, 15 input of the binary code for the operating mode of the special processor.

На фиг. 2 представлена схема для преобразования вектора в конвейерном режиме, на котором U₁. U_n устройства, изображенные на фиг. 1, X входной вектор размерности m, Y результирующий вектор той же размерности, X^(j) вектор, обрабатываемый устройством U_j, Z - шина знаков операндов на n итерациях, Z^(j) шина знаков операндов на j-й итерации.In FIG. 2 is a diagram for converting a vector in a conveyor mode on which U ₁ . U _{n the} devices shown in FIG. 1, X is an input vector of dimension m, Y is a resulting vector of the same dimension, X ^{(j) is a} vector processed by the device U _j , Z is the bus of signs of operands at n iterations, Z ^{(j) is the} bus of signs of operands at the jth iteration.

На фиг. 3 представлена схема для триангуляции матрицы A(mxm), столбцы которой поданы на устройства U₁.U_m, каждое из которых является устройством, изображенным на фиг. 2.In FIG. 3 is a diagram for triangulating the matrix A (mxm), the columns of which are supplied to the devices U ₁ .U _m , each of which is the device shown in FIG. 2.

На фиг. 4 представлена схема для решения систем линейных алгебраических уравнений с треугольной матрицей, где U₁.U₃ устройства, каждое из которых является устройством, изображенным на фиг. 2, a_ij - элементы матрицы системы до обработки,

элементы матрицы системы после обработки, b_i,

элементы столбца свободных членов до и после обработки соответственно.In FIG. 4 is a diagram for solving systems of linear algebraic equations with a triangular matrix, where U ₁ .U _{3 are} devices, each of which is the device shown in FIG. 2, a _ij are the elements of the matrix of the system before processing,

elements of the matrix of the system after processing, b _i ,

free member column elements before and after processing, respectively.

Спецпроцессор содержит m регистров 1₁.1_m, 2m-1 сумматоров-вычитателей 3₁.3_2m-1, m дешифраторов знака 2₁.2_m, m-1 схему ИСКЛЮЧАЮЩЕЕ ИЛИ 6₁.6_m-1, m+3 мультиплексора 7₁.7_m+3, три сдвигателя 4₁, 4₂, 4₃, блок изменения знака числа 9, блок умножения 8 на одну из n констант, m входов операндов 10₁.10_m, m входов анализа знака операнда 13₁.13_m, выходов 12₁.12_m, вход задания двоичного кода номера итерации 5, вход задания двоичного кода режима работы 15, вход задания двоичного кода веса обрабатываемого разряда 14, причем входы регистров 1₁.1_m являются входами операндов 10₁.10_m, а выходы подключены к входам первого слагаемого (уменьшаемого) выходных сумматоров-вычитателей 3_m. 3_2m-1 соответственно, входы дешифраторов знака 2₁.2_m являются соответственно входами анализа знака операнда 13₁.13_m, выходы дешифраторов знака 2₂.2_m соединены с вторыми входами схем ИСКЛЮЧАЮЩЕЕ ИЛИ 6₁.6_m-1 соответственно, первые входы этих схем подключены к выходу дешифратора знака 2₁, а выходы соединены с первыми информационными входами мультиплексоров 7₁.7_m-1 соответственно, вторые информационные входы этих мультиплексоров соединены с выходами дешифраторов знака 2₂.2_m соответственно, вход задания двоичного кода номера итерации 5 подключен к управляющим входам сдвигателей 4₁, 4₂, 4₃ и блока умножения 8, выход регистра 1₁ подключен через сдвигатель 4₁ и блок изменения знака числа 9 к входу первого слагаемого (уменьшаемого) сумматора-вычитателя 3₁, вход второго слагаемого (вычитаемого) которого соединен с выходом регистра 2₂, управляющий вход с выходом мультиплексора 7₁, а выход с входом первого слагаемого (уменьшаемого) сумматора-вычитателя 3₂, сумматоры-вычитатели 3₁.3_m-1 соединены в цепочку, j-й элемент которой входом первого слагаемого (уменьшаемого) подсоединен к выходу (j-1)-го элемента, входом второго слагаемого (вычитаемого) к выходу (j+1)-го регистра, управляющим входом к выходу мультиплексора 7_j, а входом к входу первого слагаемого (уменьшаемого) (j+1)-го элемента, выход сумматора-вичитателя 3_m-1 соединен с информационным входом блока умножения 8, выход которого через сдвигатель 4₂ подключен к входу второго слагаемого (вычитаемого) сумматора-вычитателя 3_m и непосредственно к первому информационному входу мультиплексора 7_m, выход сумматор-вычислителя 7_m подключен к второму информационному входу мультиплексора 7_m+3, первый информационный вход которого соединен с выходом первого регистра, а выход с первым выходом спецпроцессора 12₁, второй информационный вход мультиплексора 7_m соединен через сдвигатель 4₃ с выходом регистра 1₁, а выход подключен к первому информационному входу мультиплексора 7_m+1 и к входам второго слагаемого (вычитаемого) сумматоров-вычитателей 3_m+2.3_2m-1, второй информационный вход мультиплексора 7_m+1 подключен к входу задания двоичного кода веса обрабатываемого разряда 14, а выход к входу второго слагаемого (вычитаемого) сумматора-вычитателя 3_m+1, управляющие входы сумматоров-вычитателей 3_m+2.3_2m-1 подключены к выходам мультиплексоров 7₂.7_m-1 соответственно, а управляющий вход сумматора-вычитателя 3_m+1 подключен к выходу мультиплексора 7_m+2, первый информационный вход которого соединен с выходом мультиплексора 7₁, а второй с выходом мультиплексора 7₂, управляющие входы всех мультиплексоров соединены с входом задания двоичного кода режима работы спецпроцессора 15, выходы сумматоров-вычитателей 3_m+1.3_2m-1 являются выходами спецпроцессора 10₂.10_m соответственно, выход дешифратора знака 2₁ соединен с управляющим входом блока изменения знака числа 9 и управляющим входом сумматора-вычитателя 3_m, входы синхронизации регистров 1₁.1_m соединены с входом синхронизации спецпроцессора 11.The special processor contains m registers 1 ₁ .1 _m , 2m-1 adders-subtracters 3 ₁ .3 _2m-1 , m sign decoders 2 ₁ .2 _m , m-1 circuit EXCLUSIVE OR 6 ₁ .6 _m-1 , m + 3 multiplexer 7 ₁ .7 _{m + 3} , three shifters 4 ₁ , 4 ₂ , 4 ₃ , a unit for changing the sign of the number 9, a unit for multiplying 8 by one of n constants, m inputs of the operands 10 ₁ .10 _m , m inputs of the analysis of the sign of the operand 13 ₁ .13 _m , outputs 12 ₁ .12 _m , input of setting the binary code of the iteration number 5, input of setting the binary code of operating mode 15, input of setting the binary code of the weight of the processed bit 14, and the inputs of the registers 1 ₁ .1 _m are inputs of the operands 10 ₁ .10 _m , and the outputs are connected to the inputs of the first term (decreasing) of the output adders-subtractors 3 _m . 3 _2m-1, respectively, the inputs of the sign decoders 2 ₁ .2 _m are respectively the inputs of the sign analysis of the operand 13 ₁ .13 _m , the outputs of the sign decoders 2 ₂ .2 _{m are} connected to the second inputs of the EXCLUSIVE OR 6 ₁ .6 _m-1 circuits, respectively the first inputs of these circuits are connected to the output of the sign decoder 2 ₁ , and the outputs are connected to the first information inputs of the multiplexers 7 ₁ .7 _m-1, respectively, the second information inputs of these multiplexers are connected to the outputs of the decoders of the sign 2 ₂ .2 _m respectively iteration numbers 5 connected to the control inputs of the shifters 4 ₁ , 4 ₂ , 4 ₃ and the multiplication unit 8, the output of the register 1 _{1 is} connected through the shifter 4 ₁ and the sign-changing unit of the number 9 to the input of the first term (decrementable) of the adder-subtractor 3 ₁ , the input of the second term (subtracted ) which is connected to the output of the register 2 ₂ , the control input with the output of the multiplexer 7 ₁ , and the output with the input of the first term (decreasing) of the adder-subtractor 3 ₂ , the adders-subtractors 3 ₁ .3 _{m-1 are} connected in a chain, the j-th element which the input of the first term (decreasing) is connected to the output of the (j-1) th e element, by the input of the second term (subtracted) to the output of the (j + 1) th register, controlling the input to the output of the multiplexer 7 _j , and by the input to the input of the first term (reduced) (j + 1) of the element, the output of the adder 3 _{m-1 is} connected to the information input of the multiplication unit 8, the output of which through the shifter 4 _{2 is} connected to the input of the second term (subtracted) of the adder-subtractor 3 _m and directly to the first information input of the multiplexer 7 _m , the output of the adder-calculator 7 _{m is} connected to the second information multiplexer input 7 _{m + 3} , p the first information input of which is connected to the output of the first register, and the output with the first output of the special processor 12 ₁ , the second information input of the multiplexer 7 _{m is} connected via a shifter 4 ₃ with the output of the register 1 ₁ , and the output is connected to the first information input of the multiplexer 7 _{m + 1} and to the inputs of the second term (subtracted) of the adders-subtracters 3 _{m + 2} .3 _2m-1 , the second information input of the multiplexer 7 _{m + 1 is} connected to the input of the binary code of the weight of the processed discharge 14, and the output to the input of the second term (subtracted) of the adder-subtract 3 _{m + 1} receiver, control inputs of 3 _{m + 2} .3 _2m-1 adders-subtractors are connected to the outputs of multiplexers 7 ₂ .7 _m-1, respectively, and the control input of the 3 _{m + 1} adder-subtracters is connected to the output of the 7 _{m +} multiplexer ₂ , the first information input of which is connected to the output of the multiplexer 7 ₁ , and the second to the output of the multiplexer 7 ₂ , the control inputs of all multiplexers are connected to the input of the binary code for the operating mode of the special processor 15, the outputs of the adders-subtractors 3 _{m + 1} .3 _2m-1 are special processor outputs February ₁₀ .10 _m respectively, decoder output Entry 2 ₁ is connected to a control input of the sign change unit 9 and the control input of the adder-subtractor 3 _m, clock inputs of registers January ₁ .1 _m connected to the input 11 special processor synchronization.

Спецпроцессор может работать в одном из трех режимов. The special processor can work in one of three modes.

Работу спецпроцессора в режимах 1 и 2 можно описать следующими выражениями:

где i номер итерации.The operation of the special processor in

modes

1 and 2 can be described by the following expressions:

where i is the iteration number.

Значения величин a и с_j определяются режимом работы спецпроцессора.The values of a and c _j are determined by special processor operation.

В режиме 1

В этом режиме алгоритм (1) описывает одного из n преобразований отражения, в результате которых за один цикл работы устройства исходных вектор X₀ совмещается с первой из m координатных осей, первый элемент вектора становится равным модулю вектора, а остальные координаты вектора будут равны нулю.In mode 1

In this mode, algorithm (1) describes one of n reflection transformations, as a result of which, in one cycle of operation of the source device, the vector X _{0 is} combined with the first of m coordinate axes, the first element of the vector becomes equal to the vector module, and the remaining coordinates of the vector will be zero.

В режиме 2

В этом режиме алгоритм (1) описывает одно из n преобразований вектора по методу Гаусса (или Гаусса-Жордана), в результате которых исходных исходный вектор X₀(x

\binom{(0)}{1}

, x

\binom{(0)}{2}

, ..., x

\binom{(0)}{m}

преобразуется в вектор Y(x

\binom{(0)}{1}

, 0, ..., 0).
Режим 3 является вспомогательным и предназначен для выполнения операции деления на этом же устройстве, что необходимо для решения систем линейных алгебраических уравнений с треугольной матрицей.In mode 2

In this mode, algorithm (1) describes one of the n transformations of the vector by the Gauss (or Gauss-Jordan) method, as a result of which the original vector X ₀ (x

\binom{(0)}{one}

, x

\binom{(0)}{2}

, ..., x

\binom{(0)}{m}

transforms into vector Y (x

\binom{(0)}{one}

, 0, ..., 0).
Mode 3 is auxiliary and is designed to perform the division operation on the same device, which is necessary for solving systems of linear algebraic equations with a triangular matrix.

Работу спецпроцессора в режиме 3 можно описать следующими выражениями:

где

В этом режиме исходный вектор X₀(x

\binom{(0)}{1}

, 0, x

\binom{(0)}{3}

) преобразуется в вектор Y(x

\binom{(0)}{1}

, x

\binom{(0)}{3}

/x

\binom{(0)}{1}

, 0). Остальные координаты входного и выходного вектора в этом режиме не используются и могут быть произвольными.The operation of the special processor in mode 3 can be described by the following expressions:

Where

In this mode, the original vector X ₀ (x

\binom{(0)}{one}

, 0, x

\binom{(0)}{3}

) is transformed into the vector Y (x

\binom{(0)}{one}

, x

\binom{(0)}{3}

/ x

\binom{(0)}{one}

, 0). The remaining coordinates of the input and output vector in this mode are not used and can be arbitrary.

Рассмотрим работу спецпроцессора на i-ой итерации. Операнды-компоненты вектора X_i заносятся в регистры 1₁.1_m по входам 10₁.10_m соответственно и фиксируются в этих регистрах по сигналу синхронизации, поступающему по входу 11 спецпроцессора. На входы 13₁.13_m подаются операнды, по знакам которых дешифраторы знака 2₁.2_m и схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 6₁.6_m-1 вырабатывают сигналы управления сумматорами-вычитателями согласно соотношениям (2), (3), (5).Consider the work of a special processor on the i-th iteration. The operands of the components of the vector X _i are recorded in the registers 1 ₁ .1 _m at the inputs 10 ₁ .10 _m, respectively, and are fixed in these registers according to the synchronization signal received at the input 11 of the special processor. The operands are fed to the inputs 13 ₁ .13 _m , according to the signs of which the decoders of the sign 2 ₁ .2 _m and the EXCLUSIVE OR 6 ₁ .6 _m-1 circuits generate control signals for the adders-subtractors according to the relations (2), (3), (5) .

Мультиплексоры 7₁.7_m-1 и 7_m+2 служат для коммутации выработанных сигналов управления сумматорами-вычитателями в соответствии с режимом, двоичный код которого задается по входу 15. Сдвигатели 4₁ и 4₂ служат для сдвига числа на i разрядов, поэтому на выходе блока изменения знака числа 9 получится величина -2^-i•x₁•C₁, к которой на сумматоре-вычитателе 3₁ прибавится (вычтется) величина x₂•c₂. Таким образом, на выходе сумматора-вычитателя 3_m-1 получится выражение -2^-i•x₁•c₁+x₂•c₂ + + x_m•c_m, которое поступит на вход блока умножения 8. Блок умножения предназначен для умножения входного числа в зависимости от номера инерции на одну из n констант -2•(m-1+2^-i)^-1. На выходе блока умножения будет получено значение a, которое через сдвигатель 4₂, формирующий значение a•2^-i, подается на сумматор-вычитатель 3_m. Полученное таким образом значение a соответствует режиму 1. Для режимов 2 и 3 значение a, равное x₁•2^-i, формируется на выходе сдвигателя 4₃. Мультиплексор 7_m выбирает одно из этих значений в зависимости от режима. С выхода мультиплексора 7_m значение a поступает на входы второго слагаемого (вычитаемого) сумматоров-вычитателей 7_m+2.7_2m-1 непосредственно, a на соответствующий вход сумматора-вычитателя 3_m+1 через мультиплексор 7_m+1, на второй информационный вход которого подается значение d с входа задания двоичного кода веса обрабатываемого разряда 14. Мультиплексор 7_m+1 в режимах 1 и 2 подключает на вход второго слагаемого (вычитаемого) сумматора-вычитателя 3_m+1 значение a, а в режиме 3 значение d согласно (4). В режимах 1 и 2 сумматоры-вычитателя 3_m.3_2m-1 построчно реализуют соотношения (1), а в режиме 3 сумматоры-вычитатели 3_m.3_m+2 построчно реализуют соотношения (4). Значения Y₂. Y_m, получаемые на выходах сумматоров-вычислителей 3_m+1.3_2m-1 соответственно, подаются непосредственно на выходы спецпроцессора, а значение Y₁ поступает на выход спецпроцессора через мультиплексор 7_m+3, который соединяет соответствующий выход с выходом сумматора-вычитателя 3_m в режиме 1 и с выходом регистра 1₁ в режимах 2 и 3. Все мультиплексоры управляются от входа задания двоичного кода режима работы спецпроцессора 15.Multiplexers 7 ₁ .7 _m-1 and 7 _{m + 2} serve for switching the generated control signals of adders-subtractors in accordance with the mode, the binary code of which is set at input 15. The motors 4 ₁ and 4 ₂ serve to shift the number by i bits, therefore at the output of the sign change block of the number 9, the value -2 ^-i • x ₁ • C ₁ will be obtained, to which the value x ₂ • c _{2 will be} added (subtracted) to the adder-subtractor 3 ₁ . Thus, at the output of the adder-subtractor 3 _m-1 we get the expression -2 ^-i • x ₁ • c ₁ + x ₂ • c ₂ + + x _m • c _m , which will be input to the multiplication unit 8. The multiplication unit is designed to multiplying the input number depending on the inertia number by one of the n constants -2 • (m-1 + 2 ^-i ) ^-1 . At the output of the multiplication block, the value a will be obtained, which is fed to the adder-subtractor 3 _m through the shifter 4 ₂ forming the value a • 2 ^-i . The value of a obtained in this way corresponds to mode 1. For modes 2 and 3, the value of a, equal to x ₁ • 2 ^-i , is formed at the output of the shifter 4 ₃ . The 7 _m multiplexer selects one of these values depending on the mode. From the output of the 7 _m multiplexer, the value a goes to the inputs of the second term (subtracted) of the adders-subtractors 7 _{m + 2} .7 _2m-1 directly, and to the corresponding input of the adder-subtractor 3 _{m + 1} through the multiplexer 7 _{m + 1} , to the second information the input of which is supplied with the value d from the input of the binary code of the weight of the processed discharge 14. The multiplexer 7 _{m + 1} in modes 1 and 2 connects the value a to the input of the second term (subtracted) adder-subtractor 3 _{m + 1} and the value d according to mode 3 (4). In modes 1 and 2, adders-subtractors 3 _m .3 _2m-1 implement relations (1) line by line, and in mode 3 adders-subtracters 3 _m .3 _{m + 2} implement relations (4) line by line. Values of Y ₂ . Y _m obtained at the outputs of adders-calculators 3 _{m + 1} .3 _2m-1, respectively, are fed directly to the outputs of the special processor, and the value Y ₁ is transmitted to the output of the special processor through the multiplexer 7 _{m + 3} , which connects the corresponding output to the output of the adder-subtractor 3 _m in mode 1 and with the output of register 1 ₁ in modes 2 and 3. All multiplexers are controlled from the input of the binary code of the operating mode of the special processor 15.

На этом работа в i-ой итерации заканчивается. Следующую итерацию можно выполнить в последовательном режиме в этом же устройстве, если предварительно соединить выходы 12_j с входами 10_j(j=1,2,m), или в конвейерном режиме с помощью n устройств, как это показано на фиг.2. Значения, подаваемые на входы 13₁.13_m j-го устройства (j=1,2,n) зависят от режима работы устройства, а также от того, обрабатывается ли на устройстве столбец матрицы, в котором производится обнуление внедиагональных элементов на текущем шаге (главный столбец), или на устройстве обрабатывается один из прочих столбцов матрицы (зависимый столбец) для сохранения линейности преобразования.This is where the work in the i-th iteration ends. The next iteration can be performed in sequential mode in the same device, if you previously connect the outputs 12 _j with the inputs 10 _j (j = 1,2, m), or in the pipelined mode using n devices, as shown in figure 2. The values supplied to the inputs 13 ₁ .13 _{m of the} j-th device (j = 1,2, n) depend on the operation mode of the device, as well as on whether the matrix column is processed on the device, in which the off-diagonal elements are zeroed at the current step (main column), or one of the other columns of the matrix (dependent column) is processed on the device to preserve the linearity of the transformation.

В режимах 1 и 2 при обработке главного столбца входы 13₁.13_m j-го устройства соединяются с входами 10₁10_m этого устройства соответственно, а при обработке зависимого столбца с входами 10₁.10_m устройства, обрабатывающего главный столбец. В режиме 3 входы 13₁ и 13₃ j-го устройства соединяются соответственно с входами 10₁ и 10₃ этого устройства. Сигналы, подаваемые на входы 13₁.13_m j-го устройства образуют шины Z^(j) и общую шину Z, показанные на фиг.2.In modes 1 and 2, when processing the main column, the inputs 13 ₁ .13 _{m of the} jth device are connected to the inputs 10 ₁ 10 _{m of} this device, respectively, and when processing the dependent column with the inputs 10 ₁ .10 _{m of the} device processing the main column. In mode 3, the inputs 13 ₁ and 13 _{3 of the} j-th device are connected respectively to the inputs 10 ₁ and 10 _{3 of} this device. The signals supplied to the inputs 13 ₁ .13 _{m of the} j-th device form the bus Z ^(j) and the common bus Z, shown in figure 2.

На фиг. 3 представлена схема соединения m устройств, каждое из которых представляет собой устройство, показанное на фиг.2. Эта схема предназначена для приведения матрицы A ({a_ij}) размерности (mxm) к верхнетреугольному виду путем ортогональных преобразований отражения (в режиме 1) или путем разложения матрицы на треугольные множители по методу Гаусса (в режиме 2). При этом устройство U₁ обрабатывает главный столбец, а устройства U₂.U_m зависимые столбцы матрицы. Входы Z каждого устройства соединены по описанным выше правилам и образуют шину Z на фиг.3. В результате преобразования все элементы первого столбца матрицы, кроме

, будут равны нулю, а элемент

будет равен модулю вектора (в режиме 1) или a₁₁ (в режиме 2). После исключения (обнуления) поддиагональных элементов первого столбца та же процедура проводится с матрицей порядка (m-1) для исключения поддиагональных элементов второго столбца.In FIG. 3 is a connection diagram of m devices, each of which is a device as shown in FIG. This scheme is designed to reduce the matrix A ({a _ij }) of dimension (mxm) to the upper triangular form by orthogonal reflection transformations (in mode 1) or by decomposing the matrix into triangular factors by the Gauss method (in mode 2). In this case, the device U ₁ processes the main column, and the device U ₂ .U _m dependent columns of the matrix. The inputs Z of each device are connected according to the rules described above and form the bus Z in figure 3. As a result of the conversion, all elements of the first column of the matrix, except

, will be equal to zero, and the element

will be equal to the modulus of the vector (in mode 1) or a ₁₁ (in mode 2). After the elimination (zeroing) of the subdiagonal elements of the first column, the same procedure is performed with the order matrix (m-1) to exclude the subdiagonal elements of the second column.

После (m-1)-го аналогичного шага полученная матрица будет верхнетреугольной, после подобных манипуляций в режиме 1 со строками матрицы - двухдиагональной. After the (m-1) -th similar step, the resulting matrix will be upper triangular, after similar manipulations in mode 1 with the matrix rows - bi-diagonal.

Если в режиме 2 на каждом шаге не уменьшать размерность пространства, а использовать высвобождающиеся модули для исключения также и наддиагональных элементов, то полученная матрица будет диагональной начальной (метод Гаусса-Жордана). If in mode 2 at each step you do not reduce the dimensionality of the space, but use the released modules to exclude also off-diagonal elements, then the resulting matrix will be the diagonal initial (Gauss-Jordan method).

Для триангуляции матрицы при решении систем линейных алгебраических уравнений необходимо добавить устройство U_m+1, обрабатывающее зависимый столбец в выбранном режиме, для обработки столбца свободных членов аналогично столбцам матрицы.To triangulate the matrix when solving systems of linear algebraic equations, it is necessary to add a device U _{m + 1} that processes the dependent column in the selected mode, to process the column of free terms similarly to the columns of the matrix.

На фиг. 4 представлена схема для выполнения "обратного хода" (получения решения из треугольной или диагональной матрицы) при решении систем линейных алгебраических уравнений. Устройства U₁, U₂, U₃ представляют собой устройства, показанные на фиг.2. Устройство U₁ работает в режиме 3, на его вход X подается вектор (а_mm, O, b_m), где a_mm элемент матрицы системы, b_m элемент столбца свободных членов, на выходе Y устройства получается вектор, первым элементом которого является значение элемента вектора решения x_m=b_m/a_mm. В случае диагональной матрицы для получения вектора решения достаточно проделать m подобных операций. В случае треугольной матрицы после получения x_m необходимо перейти к матрице размерности (m-1), преобразовав при этом вектор свободных членов. Для этого служат устройство U₂, обрабатывающее зависимый столбец-вектор (x_m, b₁, b_m-1), и устройство U₃, обрабатывающее главный столбец-вектор (1, а_1m, a_m-1m). В результате на выводах устройства U₂ получается вектор Y (x_m, b₁-a_1mx_m, b_m-1-a_m-1mx_m).In FIG. Figure 4 shows the scheme for performing the "reverse stroke" (obtaining a solution from a triangular or diagonal matrix) when solving systems of linear algebraic equations. Devices U ₁ , U ₂ , U ₃ are the devices shown in FIG. 2. The device U ₁ operates in mode 3, a vector (a _mm , O, b _m ) is supplied to its input X, where a _{mm is} an element of the matrix of the system, b _{m is} an element of the column of free members, at the output Y of the device, a vector is obtained, the first element of which is the value element of the solution vector x _m = b _m / a _mm . In the case of a diagonal matrix, to obtain a solution vector, it suffices to do m similar operations. In the case of a triangular matrix, after obtaining x _m, it is necessary to go to a matrix of dimension (m-1), transforming the vector of free terms. To do this, use the device U ₂ that processes the dependent vector column (x _m , b ₁ , b _m-1 ), and the device U ₃ that processes the main column-vector (1, a _1m , a _m-1m ). As a result, at the terminals of device U ₂ , the vector Y is obtained (x _m , b ₁ -a _1m x _m , b _m-1 -a _m-1m x _m ).

Устройство может также быть использовано для обращения матрицы путем решения m систем линейных алгебраических уравнений с одинаковой матрицей и m различными столбцами свободных членов, а также для нахождения определителя матрицы и решения некоторых других задач линейной алгебры. The device can also be used to invert the matrix by solving m systems of linear algebraic equations with the same matrix and m different columns of free terms, as well as to find the determinant of the matrix and solve some other problems of linear algebra.

Эффективность изобретения заключается в расширении класса решаемых устройством задач, достигаемом за счет незначительного увеличения затрат оборудования. The effectiveness of the invention lies in expanding the class of tasks solved by the device, achieved by a slight increase in equipment costs.

Claims

A matrix special processor containing three registers, three sign decoders, six adders-subtracters, three shifters, the control inputs of the shifters connected to the input of the binary code for the iteration number of the special processor, the output of the first register connected to the information input of the first shifter, characterized in that m-3 registers, m-3 sign decoders, 2m-7 adders-subtracters, m-1 excluding circuits, or m + 3 multiplexers, where m is the dimension of the processed matrix, the multiplication block, the block changes the sign of the number, the information inputs of all registers are inputs of the operands of the special processor, the synchronization inputs of all registers are connected to the synchronization input of the special processor, the control input of the multiplication unit is connected to the input of the binary code of the iteration number of the special processor, the output of the first shifter is through the sign change unit, the control input of which is connected to the output of the first decoder sign is connected to the first input of the chain of adders-subtracters, in which the input of the first term (decreasing) of the j-th element (j = 1,2, m-1) is connected with the output of the (j-1) -th element, and the input of the second term (subtracted) with the output of the (j + 1) -th register, the output of the last element of the chain is connected to the information input of the multiplication block, the output of which is connected to the information input of the second shifter, input the second term (subtracted) of the first output adder-subtractor is connected to the output of the second shifter, the input of the first term (reduced) of the i-th output adder-subtractor (j 1, 2, m) is connected to the output of the i-th register, the output of the i-th output subtractor adder, except the first, sub n to the i-th output of the special processor, the input of the i-th character decoder is the i-th input of the sign analysis of the operand of the special processor, the output of the first character decoder is connected to the control input of the first output adder-subtractor, the output of the first register through the third shifter is connected to the first information input m -th multiplexer, the second information input of which is connected to the output of the multiplication unit, and the output with the inputs of the second term (subtracted) of each output adder-subtractor, except the first and second, the output of the first output the adder-subtractor is connected to the second information input of the (m + 3) -th multiplexer, the first information input of which is connected to the output of the first register, and the output to the first output of the special processor, the output of the j-th decryptor of the sign (j 2,3, m) is connected to the second input of the (j 1) th circuit EXCLUSIVE OR, the second input of which is connected to the output of the first sign decoder, the output of the (j 1) th circuit EXCLUSIVE OR is connected to the first information input of the (j 1) th multiplexer, the second information input of which is connected with the output of the j-th decryptor of the sign, the output of the j-th mule multiplexer (j 1,2, m 1) is connected to the control input of the j-th adder-subtractor in the chain and to the control input of the (j + 1) -th output adder-subtractor, in addition to the first and second, the output of the second multiplexer is connected to the second information the input of the (m + 2) th multiplexer, the first information input of which is connected to the output of the first multiplexer, and the output with the control input of the second output adder-subtracter, the first information input of the (m + 1) th multiplexer is connected to the output of the mth multiplexer, second information input with input m sets the binary code of the weight of the processed discharge of the special processor, and the output with the input of the second term (subtracted) of the second output adder-subtractor, the control inputs of all multiplexers are connected to the input of the binary mode of operation of the special processor.