RU2006114769A - Способ и устройство для неявной предварительной зарядки динамической оперативной памяти (dram) - Google Patents

Способ и устройство для неявной предварительной зарядки динамической оперативной памяти (dram) Download PDF

Info

Publication number
RU2006114769A
RU2006114769A RU2006114769/09A RU2006114769A RU2006114769A RU 2006114769 A RU2006114769 A RU 2006114769A RU 2006114769/09 A RU2006114769/09 A RU 2006114769/09A RU 2006114769 A RU2006114769 A RU 2006114769A RU 2006114769 A RU2006114769 A RU 2006114769A
Authority
RU
Russia
Prior art keywords
line
open
memory device
bank
memory
Prior art date
Application number
RU2006114769/09A
Other languages
English (en)
Other versions
RU2331118C2 (ru
Inventor
Рэнди ОСБОРН (US)
Рэнди ОСБОРН
Original Assignee
Интел Корпорейшн (Us)
Интел Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Интел Корпорейшн (Us), Интел Корпорейшн filed Critical Интел Корпорейшн (Us)
Publication of RU2006114769A publication Critical patent/RU2006114769A/ru
Application granted granted Critical
Publication of RU2331118C2 publication Critical patent/RU2331118C2/ru

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits

Claims (22)

1. Устройство памяти, которое содержит:
по меньшей мере, один банк, состоящий из ячеек памяти, организованных во множество строк ячеек памяти; и
логическое средство управления, соединенное, по меньшей мере, с одним банком и реагирующее на прием устройством памяти команды активации строки для открывания конкретной строки таким образом, что если нет открытых строк, когда принята команда активации строки, то конкретная строка, по меньшей мере, в одном банке открывается, и если в банке открыта другая строка, отличная от конкретной строки, когда принята команда активации строки, то другая строка закрывается и конкретная строка открывается.
2. Устройство памяти по п.1, в котором устройство памяти является динамической оперативной памятью, причем команда активации строки принимается через шину памяти, соединенную с устройством памяти, и причем передача данных по шине памяти синхронизирована по сигналу синхронизации, передаваемому по шине памяти таким образом, что части данных возможно передавать в каждой половине тактового цикла.
3. Устройство памяти по п.1, в котором логическое средство управления программируемо для закрывания другой строки только в ответ на прием явной команды предварительной зарядки.
4. Устройство памяти по п.1, в котором устройство памяти обеспечивает индикацию, которая является читаемой другим устройством через шину памяти, с которой устройство памяти соединено, о способности логического средства управления устройства памяти как открывать конкретную строку, так и закрывать другую строку в ответ на прием команды активации строки для открывания конкретной строки.
5. Устройство памяти по п.4, в котором индикация также обеспечивает описание промежутка времени, требуемого устройством памяти, чтобы закрыть другую строку.
6. Устройство памяти по п.5, также содержащее отдельно доступное энергонезависимое запоминающее устройство, из которого может быть считана индикация способности логического средства управления устройства памяти как открывать конкретную строку, так и закрывать другую строку в ответ на команду активации строки.
7. Управляющее устройство, которое содержит:
первое местоположение хранения, в котором сохраняются данные относительно строк в банке ячеек памяти в устройстве памяти; и
логическое средство управления, соединенное с первым местоположением хранения, для проверки данных в первом местоположении хранения, чтобы определить, открыта ли уже конкретная строка в банке, для проверки данных в первом местоположении хранения, чтобы определить, открыта ли другая строка, если конкретная строка еще не открыта, для передачи команды активации строки и ожидания в течение первого предопределенного промежутка времени, чтобы была выполнена команда активации строки для открывания конкретной строки, если определено, что в банке конкретная строка не открыта и нет других открытых строк перед передачей команды доступа, затрагивающей этот банк, и для передачи команды активации строки, которая также подразумевает команду предварительной зарядки, и ожидания в течение второго предопределенного промежутка времени, чтобы были выполнены как команда активации строки для открывания конкретной строки, так и подразумеваемая команда предварительной зарядки для закрывания другой строки, если определено, что в банке конкретная строка не открыта и открыта другая строка перед передачей команды доступа, затрагивающей этот банк.
8. Управляющее устройство по п.7, в котором команда активации строки передается логическим средством управления устройству памяти через шину памяти, соединенную как с управляющим устройством, так и с устройством памяти, и причем передача данных по шине памяти синхронизирована по сигналу синхронизации, передаваемому по шине памяти таким образом, что части данных возможно передавать в каждой половине тактового цикла.
9. Управляющее устройство по п.7, также содержащее второе местоположение хранения, соединенное с логическим средством управления, для хранения индикации от устройства памяти относительно того, способно ли устройство памяти отвечать на прием команды активации строки для открывания конкретной строки в банке, в котором открыта другая строка, выполнением операции предварительной зарядки для закрывания другой строки и выполнением команды активации строки для открывания конкретной строки.
10. Управляющее устройство по п.9, в котором второе местоположение хранения также хранит индикацию от устройства памяти о длине промежутка времени, требуемого устройством памяти, чтобы выполнить операцию предварительной зарядки для закрывания другой строки.
11. Управляющее устройство по п.9, в котором логическое средство управления обращается ко второму местоположению хранения, чтобы проверить, способно ли данное устройство памяти отвечать на прием команды активации строки для открывания конкретной строки в банке, в котором открыта другая строка, выполнением операции предварительной зарядки для закрывания другой строки и выполнением команды активации строки для открывания конкретной строки.
12. Компьютерная система, которая содержит:
процессор;
устройство памяти, имеющее, по меньшей мере, один банк, в котором множество ячеек памяти организованы в строки; и
контроллер памяти, соединенный с процессором и с устройством памяти, для передачи команды активации строки для открывания конкретной строки, по меньшей мере, в одном банке устройства памяти, и ожидания в течение первого предопределенного промежутка времени, чтобы устройством памяти была выполнена операция активации строки перед передачей команды доступа к данным конкретной строки, если нет открытых строк, по меньшей мере, в одном банке, и для передачи команды активации строки для открывания конкретной строки, по меньшей мере, в одном банке устройства памяти и ожидания в течение второго предопределенного промежутка времени, чтобы были выполнены как операция предварительной зарядки для закрывания другой строки, так и операция активации строки, перед передачей команды доступа к данным конкретной строки, если открыта другая строка, отличная от конкретной строки.
13. Компьютерная система по п.12, в которой контроллер памяти также содержит логическое средство для приема индикации от устройства памяти относительно того, способно ли устройство памяти отвечать на передачу контроллером памяти команды активации строки для открывания конкретной строки, по меньшей мере, в одном банке, когда открыта другая строка, по меньшей мере, в одном банке, выполнением операции предварительной зарядки для закрывания другой строки и выполнением операции активации строки для открывания конкретной строки.
14. Компьютерная система по п.13, в которой контроллер памяти также содержит логическое средство для приема от устройства памяти индикации относительно времени, требуемого для выполнения операции предварительной зарядки, и для ожидания в течение второго предопределенного промежутка времени, причем длина второго предопределенного промежутка времени определена, по меньшей мере, частично, на основе индикации от устройства памяти относительно времени, требуемого для выполнения операции предварительной зарядки.
15. Компьютерная система по п.12, в которой контроллер памяти и устройство памяти соединены через шину памяти, передача данных по которой синхронизирована по сигналу синхронизации, передаваемому по шине, и причем части данных могут быть переданы, по меньшей мере, в каждой половине тактового цикла.
16. Способ, содержащий следующие этапы:
определение, открыта или нет конкретная строка в банке ячеек памяти, в котором множество ячеек памяти организовано в строки, в устройства памяти;
определение, открыта или нет другая строка в банке, если конкретная строка закрыта;
передачу команды активации строки устройству памяти для открывания конкретной строки и ожидание в течение первого предопределенного промежутка времени, чтобы устройством памяти была выполнена операция активации строки перед передачей устройству памяти команды для операции доступа к данным, затрагивающей конкретную строку, если определено, что в банке нет открытых строк; и
передачу команды активации строки устройству памяти и ожидание в течение второго предопределенного промежутка времени, чтобы устройством памяти были выполнены как операция активации строки для открывания конкретной строки, так и операция предварительной зарядки для закрывания другой строки перед передачей устройству памяти команды для операции доступа к данным, затрагивающей конкретную строку, если определено, что в банке открыта другая строка.
17. Способ по п.16, содержащий прием индикации от устройства памяти относительно того, имеет или нет устройство памяти возможность отвечать на команду активации строки для открывания конкретной строки в банке в случае, когда конкретная строка закрыта, а другая строка открыта, выполнением операции предварительной зарядки для закрывания другой строки и выполнением операции активации строки для открывания конкретной строки.
18. Способ по п.17, также содержащий упомянутую передачу команды активации строки устройству памяти для открывания конкретной строки в банке с передачей команды предварительной зарядки устройству памяти для закрывания другой строки в банке, которая открыта, если от устройства памяти нет индикации, что устройство памяти поддерживает выполнение операции предварительной зарядки для закрытия другой строки без передачи команды предварительной зарядки.
19. Способ, содержащий следующие этапы:
прием команды активации строки для открывания конкретной строки в банке ячеек памяти, в котором множество ячеек памяти организовано в строки;
выполнение операции активации строки для открывания конкретной строки, если в банке нет открытых строк; и
выполнение как операции предварительной зарядки для закрывания другой строки, так и операции активации строки для открытия конкретной строки, если конкретная строка закрыта, а другая строка открыта.
20. Способ по п.19, также содержащий обеспечение контроллера памяти индикацией о наличии возможности отвечать на передачу команды активации строки для активации конкретной строки в банке выполнением команды предварительной зарядки для закрывания другой строки в банке в дополнение к выполнению команды активации строки для открывания конкретной строки, если конкретная строка закрыта и другая строка открыта.
21. Машиночитаемый носитель, содержащий код, который при его выполнении процессором в электронном устройстве предписывает электронному устройству выполнять следующие действия:
проверку, способно ли устройство памяти отвечать на команду активации строки для открывания конкретной строки в банке ячеек памяти, имеющем множество ячеек памяти, организованных в строки, выполнением как операции предварительной зарядки для закрывания другой строки, так и операции активации строки для открывания конкретной строки, если конкретная строка закрыта и другая строка открыта;
программирование контроллера памяти для передачи команды активации строки для активации конкретной строки в банке в случае, когда конкретная строка закрыта и другая строка открыта, и ожидания в течение предопределенного промежутка времени выполнения устройством памяти как команды предварительной зарядки для закрывания другой строки, так и команды активации строки для открывания конкретной строки, перед передачей устройству памяти команды доступа к данным, затрагивающей конкретную строку.
22. Машиночитаемый носитель по п.21, также предписывающий процессору определить длину предопределенного промежутка времени на основе индикации от устройства памяти относительно промежутка времени, требуемого для выполнения операции предварительной зарядки в ответ на прием команды активации строки.
RU2006114769/09A 2003-09-30 2004-09-29 Способ и устройство для неявной предварительной зарядки динамической оперативной памяти (dram) RU2331118C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/676,882 2003-09-30
US10/676,882 US7167946B2 (en) 2003-09-30 2003-09-30 Method and apparatus for implicit DRAM precharge

Publications (2)

Publication Number Publication Date
RU2006114769A true RU2006114769A (ru) 2007-11-20
RU2331118C2 RU2331118C2 (ru) 2008-08-10

Family

ID=34377477

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2006114769/09A RU2331118C2 (ru) 2003-09-30 2004-09-29 Способ и устройство для неявной предварительной зарядки динамической оперативной памяти (dram)

Country Status (8)

Country Link
US (1) US7167946B2 (ru)
EP (1) EP1668646B1 (ru)
JP (1) JP4704345B2 (ru)
CN (1) CN1853238B (ru)
AT (1) ATE513296T1 (ru)
RU (1) RU2331118C2 (ru)
TW (1) TWI264640B (ru)
WO (1) WO2005034133A1 (ru)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070130374A1 (en) * 2005-11-15 2007-06-07 Intel Corporation Multiported memory with configurable ports
US7673111B2 (en) * 2005-12-23 2010-03-02 Intel Corporation Memory system with both single and consolidated commands
US7990737B2 (en) 2005-12-23 2011-08-02 Intel Corporation Memory systems with memory chips down and up
US20070150667A1 (en) * 2005-12-23 2007-06-28 Intel Corporation Multiported memory with ports mapped to bank sets
US7349233B2 (en) * 2006-03-24 2008-03-25 Intel Corporation Memory device with read data from different banks
US7761656B2 (en) * 2007-08-22 2010-07-20 Advanced Micro Devices, Inc. Detection of speculative precharge
US8130576B2 (en) * 2008-06-30 2012-03-06 Intel Corporation Memory throughput increase via fine granularity of precharge management
US8601205B1 (en) * 2008-12-31 2013-12-03 Synopsys, Inc. Dynamic random access memory controller
US9042198B2 (en) * 2013-03-21 2015-05-26 Yutaka Shirai Nonvolatile random access memory
US9021154B2 (en) 2013-09-27 2015-04-28 Intel Corporation Read training a memory controller
KR20160016126A (ko) * 2014-08-04 2016-02-15 에스케이하이닉스 주식회사 뱅크 제어 회로 및 이를 포함하는 반도체 메모리 장치
US9600183B2 (en) 2014-09-22 2017-03-21 Intel Corporation Apparatus, system and method for determining comparison information based on memory data
US9530468B2 (en) 2014-09-26 2016-12-27 Intel Corporation Method, apparatus and system to manage implicit pre-charge command signaling
US10497438B2 (en) * 2017-04-14 2019-12-03 Sandisk Technologies Llc Cross-point memory array addressing
US11074949B2 (en) * 2019-07-18 2021-07-27 Micron Technology, Inc. Parallel access for memory subarrays
CN116913343B (zh) * 2023-09-13 2023-12-26 浙江力积存储科技有限公司 一种激活预充电反馈电路和存储器

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5301278A (en) * 1988-04-29 1994-04-05 International Business Machines Corporation Flexible dynamic memory controller
JP2988804B2 (ja) * 1993-03-19 1999-12-13 株式会社東芝 半導体メモリ装置
US5539696A (en) * 1994-01-31 1996-07-23 Patel; Vipul C. Method and apparatus for writing data in a synchronous memory having column independent sections and a method and apparatus for performing write mask operations
US5544306A (en) * 1994-05-03 1996-08-06 Sun Microsystems, Inc. Flexible dram access in a frame buffer memory and system
US5634112A (en) * 1994-10-14 1997-05-27 Compaq Computer Corporation Memory controller having precharge prediction based on processor and PCI bus cycles
US6505282B1 (en) * 1994-11-30 2003-01-07 Intel Corporation Method and apparatus for determining memory types of a multi-type memory subsystem where memory of the different types are accessed using column control signals with different timing characteristics
USRE36532E (en) * 1995-03-02 2000-01-25 Samsung Electronics Co., Ltd. Synchronous semiconductor memory device having an auto-precharge function
US5636173A (en) * 1995-06-07 1997-06-03 Micron Technology, Inc. Auto-precharge during bank selection
JPH0963264A (ja) * 1995-08-18 1997-03-07 Fujitsu Ltd 同期型ｄｒａｍ
US6145065A (en) * 1997-05-02 2000-11-07 Matsushita Electric Industrial Co., Ltd. Memory access buffer and reordering apparatus using priorities
US6269433B1 (en) * 1998-04-29 2001-07-31 Compaq Computer Corporation Memory controller using queue look-ahead to reduce memory latency
US6378056B2 (en) * 1998-11-03 2002-04-23 Intel Corporation Method and apparatus for configuring a memory device and a memory channel using configuration space registers
US6539440B1 (en) 1998-11-16 2003-03-25 Infineon Ag Methods and apparatus for prediction of the time between two consecutive memory accesses
US6453370B1 (en) * 1998-11-16 2002-09-17 Infineion Technologies Ag Using of bank tag registers to avoid a background operation collision in memory systems
DE69939152D1 (de) 1999-01-11 2008-09-04 Sgs Thomson Microelectronics Speicherschnittstellenvorrichtung und Verfahren zum Speicherzugriff
US6330636B1 (en) * 1999-01-29 2001-12-11 Enhanced Memory Systems, Inc. Double data rate synchronous dynamic random access memory device incorporating a static RAM cache per memory bank
KR100297193B1 (ko) 1999-04-27 2001-10-29 윤종용 리던던트 로우 대체 구조를 가지는 반도체 메모리 장치 및 그것의 로우 구동 방법
US6453401B1 (en) * 1999-07-02 2002-09-17 Rambus Inc. Memory controller with timing constraint tracking and checking unit and corresponding method
US6470433B1 (en) * 2000-04-29 2002-10-22 Hewlett-Packard Company Modified aggressive precharge DRAM controller
US6535966B1 (en) 2000-05-17 2003-03-18 Sun Microsystems, Inc. System and method for using a page tracking buffer to reduce main memory latency in a computer system
US6477108B2 (en) 2000-09-01 2002-11-05 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including memory with reduced current consumption
US6747912B1 (en) * 2002-12-31 2004-06-08 Intel Corporation Implied precharge and posted activate command to reduce command bandwidth

Also Published As

Publication number Publication date
EP1668646A1 (en) 2006-06-14
CN1853238B (zh) 2010-05-05
WO2005034133A1 (en) 2005-04-14
JP4704345B2 (ja) 2011-06-15
US7167946B2 (en) 2007-01-23
ATE513296T1 (de) 2011-07-15
TW200521674A (en) 2005-07-01
US20050071541A1 (en) 2005-03-31
RU2331118C2 (ru) 2008-08-10
CN1853238A (zh) 2006-10-25
EP1668646B1 (en) 2011-06-15
JP2007507831A (ja) 2007-03-29
TWI264640B (en) 2006-10-21

Similar Documents

Publication Publication Date Title
RU2006114769A (ru) Способ и устройство для неявной предварительной зарядки динамической оперативной памяти (dram)
CN102640226B (zh) 具有内部处理器的存储器及控制存储器存取的方法
CN102084345B (zh) 侦测推测性预充电
US4933910A (en) Method for improving the page hit ratio of a page mode main memory system
US8069328B2 (en) Daisy chain cascade configuration recognition technique
US9343127B1 (en) Memory device having an adaptable number of open rows
CN109074333A (zh) 非确定性存储器协议
RU2008148129A (ru) Гибридное запоминающее устройство с единым интерфейсом
US20060087904A1 (en) Memory device capable of refreshing data using buffer and refresh method thereof
CN106155577A (zh) 扩展内存的访问方法、设备以及系统
CN100508064C (zh) 存储器存取控制器与存储器存取方法
US20050268024A1 (en) Memory controller for use in multi-thread pipeline bus system and memory control method
CN101788963A (zh) Dram存储控制方法及装置
US5627988A (en) Data memories and method for storing multiple categories of data in latches dedicated to particular category
KR100850067B1 (ko) 매 뱅크마다의 다수 로우 캐시들에 대한 방법 및 장치
US20080282028A1 (en) Dynamic optimization of dynamic random access memory (dram) controller page policy
EP1573551B1 (en) Precharge suggestion
CN105654993A (zh) 用于ddr3 sdram控制器的功能验证方法及平台
US20040190362A1 (en) Dram and access method
CN102236622A (zh) 提高动态存储器带宽利用率的动态存储器控制器及方法
US7743184B2 (en) Coherent access register data transfer device and methods thereof
JP2001306265A5 (ru)
US20060256639A1 (en) Semiconductor memory device and memory system
KR20030065276A (ko) 반도체 기억장치
CN106126472A (zh) 一种实现静态与动态存储控制器访问无缝切换的控制结构

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20130930