RU2005639C1

RU2005639C1 - Device for shaping and transmitting coded track circuit signals

Info

Publication number: RU2005639C1
Authority: RU
Inventors: Е.Н. Розенберг; А.В. Кочнев; Л.Д. Гинзбург; А.Б. Кузнецов
Priority date: 1991-06-27
Filing date: 1991-06-27
Publication date: 1994-01-15

Abstract

FIELD: railway transport. SUBSTANCE: device has frequency oscillator, carrier frequency shaper, two pulse shapers, coder, storage unit, inverter, unit for monitoring correctness of shaped signal, phase-difference modulator and two code-selection units. Input information delivered from outputs of the coders is kept in memory of registers for as long as the code command is shaped. Updating of the information in the registers takes place only at the beginning of code command shaping. Cyclic shift of the information in the registers through multiplexers contributes to safety of shaping the strobing pulse delivered to C-input of D- triggers. Thus, any trouble in the multiplexers or registers results in distortion of the shape of the strobe pulse. This distortion through NOR circuit becomes transmitted to the monitoring circuit. EFFECT: high railway traffic safety. 2 dwg

Description

Изобретение относится к устройствам для передачи данных для систем автоблокировки и автоматической локомотивной сигнализации. The invention relates to devices for transmitting data for self-locking systems and automatic locomotive signaling.

Известен формирователь кодов для рельсовой цепи, содержащий шифратор, генератор частоты, формирователь несущей и тактовых импульсов, блоки кодирования адреса, счета команд и памяти, преобразователь кода в коммутатор, первые выходы которого связаны с выходами преобразователя кода, информационные входы которого подключены к выходам блока памяти, а управляющие - к выходам блока счета команд, вход которого подключен к одному выходу блока кодирования адреса, другие выходы которого связаны с входами блока памяти, а вход соединен с выходом формирователя тактовых импульсов, вход которого через формирователь несущей связан с выходом генератора частоты (авт. св. N 1133155, кл. В 61 L 23/22, 1982). A well-known code generator for a rail circuit, comprising an encoder, a frequency generator, a carrier and clock pulse generator, address coding units, command and memory counts, a code to switch converter, the first outputs of which are connected to the outputs of the code converter, the information inputs of which are connected to the outputs of the memory unit and controllers - to the outputs of the command counting unit, the input of which is connected to one output of the address coding unit, the other outputs of which are connected to the inputs of the memory unit, and the input is connected to the output of irovatelya clock pulse input of which is connected via the shaper with the carrier frequency output generator (auth. binding. N 1,133,155, cl. B 61 L 23/22, 1982).

Недостатком известного устройства является возможность формирования ложных кодовых сигналов за счет "склеивания" частей двух других кодовых сигналов в момент переключения входных сигналов. A disadvantage of the known device is the ability to generate false code signals due to the "bonding" of the parts of two other code signals at the time of switching input signals.

Наиболее близким техническим решением является устройство для формирования и передачи сигналов для кодовой рельсовой цепи, содержащее генератор частоты, последовательно соединенный с формирователем несущей, формирователем тактовых импульсов, блоком кодирования адреса и блоком счета команд. К блоку кодирования адреса подключены блок памяти и первый и второй блоки выбора кода, а к блоку памяти - первый и второй преобразователи кода, а с первым и вторым блоками выбора соединен фазоразностный модулятор. Устройство содержит также инвертор, шифраторы, третий, четвертый, пятый и шестой преобразователи кода, соединенные через первый, второй, третий и четвертый элементы задержки с элементами И-НЕ, которые подключены к инвертору и D-триггерам. The closest technical solution is a device for generating and transmitting signals for a code rail circuit, comprising a frequency generator connected in series with a carrier shaper, a clock shaper, an address coding unit and an instruction counting unit. The memory block and the first and second code selection blocks are connected to the address encoding block, and the first and second code converters are connected to the memory block, and a phase difference modulator is connected to the first and second blocks of selection. The device also contains an inverter, encoders, third, fourth, fifth and sixth code converters connected through the first, second, third and fourth delay elements with AND elements that are connected to the inverter and D-triggers.

Недостатками данного устройства является то, что при формировании команд управления светофором для кодовой рельсовой цепи возможны ситуации, когда в середине кодовой ситуации происходит переключение на другую кодовую комбинацию и тем самым из остатка прежней кодовой комбинации и части новой кодовой комбинации формируется ложная кодовая комбинация, что может вызвать опасную ложную комбинацию. The disadvantages of this device is that when generating traffic control commands for a code rail circuit, situations are possible when in the middle of a code situation a switch to another code combination occurs and thereby a false code combination is formed from the remainder of the previous code combination and part of the new code combination, which may cause a dangerous false combination.

Цель изобретения - повышение надежности за счет исключения формирования ложных команд управления в момент переключения входных сигналов. The purpose of the invention is to increase reliability by eliminating the formation of false control commands at the time of switching input signals.

Поставленная цель достигается тем, что устройство снабжено формирователем управляющих импульсов, каждый из блоков выбора кода снабжен регистром и элементом ИЛИ-НЕ, при этом управляющие входы мультиплексоров блоков выбора кода подключены к первому выходу формирователя управляющих импульсов, вторые группы информационных входов - к соответствующим группам выходов регистров, а выходы - к первым группам информационных входов регистров , другие входы которых подключены к второму выходу формирователя управляющих импульсов, входом соединенного с выходом блока кодирования адреса, причем старшие разряды выходов регистров соединены с первыми входами элементов ИЛИ-НЕ, вторые входы которых подключены к выходу инвертора , а выходы - к синхронизирующим входам D-триггеров, информационные входы D-триггеров соединены с выходами блока памяти, а выходы - с шестым и седьмым входами блока контроля правильности формирования сигнала и вторым и третьим входами фазоразностного модулятора. This goal is achieved by the fact that the device is equipped with a control pulse generator, each of the code selection blocks is equipped with a register and an OR-NOT element, while the control inputs of the code selection block multiplexers are connected to the first output of the control pulse generator, the second groups of information inputs to the corresponding output groups registers, and the outputs - to the first groups of information inputs of the registers, the other inputs of which are connected to the second output of the control pulse generator, the input is connected with the output of the address coding block, the higher bits of the register outputs are connected to the first inputs of the OR-NOT elements, the second inputs of which are connected to the inverter output, and the outputs to the synchronizing inputs of the D-triggers, the information inputs of the D-triggers are connected to the outputs of the memory block, and the outputs with the sixth and seventh inputs of the control unit for the correct formation of the signal and the second and third inputs of the phase difference modulator.

На фиг. 1 представлена структурная электрическая схема предлагаемого устройства; на фиг. 2 - то же, временные диаграммы работы. In FIG. 1 shows a structural electrical diagram of the proposed device; in FIG. 2 - the same, timing diagrams of work.

Устройство содержит генератор 1 частоты, последовательно соединенный с формирователем 2 несущей, формирователем 3 тактовых импульсов, блоком 4 кодирования адреса и блоком 5 памяти. Выход блока 4 соединен с входом блока 6 формирователя управляющих импульсов, а выход формирователя 3 тактовых импульсов - с входом инвертора 7. Устройство содержит также блок 8 контpоля правильности формирования сигнала, фазоразностный модулятор 9, входы которого соединены соответственно с выходами первого 10 и второго 11 блоков выбора кода и формирователя 2, а выход - с линией связи и первым входом блока 8. The device comprises a frequency generator 1, connected in series with a carrier driver 2, a clock driver 3, an address encoding unit 4 and a memory unit 5. The output of block 4 is connected to the input of block 6 of the control pulse shaper, and the output of the pulse shaper 3 is connected to the input of the inverter 7. The device also contains a block 8 for monitoring the correct signal generation, phase-difference modulator 9, the inputs of which are connected respectively to the outputs of the first 10 and second 11 blocks selection of code and shaper 2, and the output with a communication line and the first input of block 8.

Блоки 10 и 11 выполнены по одной схеме и содержат шифраторы 12 и 13, мультиплексоры 14 и 15, первые группы информационных входов которых соединены соответственно с выходами шифраторов 12 и 13, управляющие входы подключены к первым выходам формирователя 6 управляющих импульсов, вторые группы информационных входов - к соответствующим группам выходов регистров 16 и 17, а выходы - к первым группам информационных входов регистров 16 и 17. Вторые входы регистров 16 и 17 подключены к второму выходу формирователя 6 управляющих импульсов. Старшие разряды выходов регистров 16 и 17 соединены с первыми входами элементов ИЛИ-НЕ 18 и 19, вторые входы которых подключены к выходу инвертора 7, а выходы - к синхронизирующими входам D-триггеров 20 и 21 и к второму и третьему входам блока 8. Информационные входы D-триггеров 20 и 21 соединены с выходами блока 5 памяти и с четвертым и пятым входами блока 8, а выходы D-триггеров 20 и 21 подключены к шестому и седьмому входам блока 8, и второму и третьему входам фазоразностного модулятора 9. Blocks 10 and 11 are made according to one scheme and contain encoders 12 and 13, multiplexers 14 and 15, the first groups of information inputs of which are connected respectively to the outputs of the encoders 12 and 13, the control inputs are connected to the first outputs of the driver 6 of the control pulses, the second groups of information inputs are to the corresponding groups of outputs of the registers 16 and 17, and the outputs to the first groups of information inputs of the registers 16 and 17. The second inputs of the registers 16 and 17 are connected to the second output of the shaper 6 of the control pulses. The high-order bits of the outputs of the registers 16 and 17 are connected to the first inputs of the OR-NOT elements 18 and 19, the second inputs of which are connected to the output of the inverter 7, and the outputs to the clock inputs of the D-flip-flops 20 and 21 and to the second and third inputs of block 8. Information the inputs of the D-flip-flops 20 and 21 are connected to the outputs of the memory block 5 and the fourth and fifth inputs of the block 8, and the outputs of the D-flip-flops 20 and 21 are connected to the sixth and seventh inputs of the block 8, and the second and third inputs of the phase-difference modulator 9.

Устройство работает следующим образом. The device operates as follows.

В блоке 5 памяти записаны кодовые комбинации передаваемого сигнала. С выхода блока 5 последовательный код поступает на D-вход D-триггера 20. С помощью шифратора 12, мультиплексора 14 и регистра 16 осуществляется выбор нужной кодовой комбинации. На одном из 16 выходов шифратора 12, каждый выход которого соответствует десятичному номеру кодовой комбинации, появляется уровень логического "0". В начале формирования передаваемого сигнала формирователь 6 управляющих импульсов подает на управляющий вход мультиплексора 14 сигнал, разрешающий передачу на его выход информации с выхода шифратора 12, после чего формирователь 6 подает синхронизирующий сигнал на первый вход регистра 16, осуществляя запоминание данной информации. После этого формирователь 6 управляющих импульсов подает на управляющий вход мультиплексора 14 сигнал, разрешающий передачу на выход мультиплексора информации с выхода регистра 16. За счет того, что выход 1-го разряда регистра 16 соединен с входом мультиплексора 14, выход 2-го разряда - с входом 3-го разряда и т. п. , а выход 16-го разряда с входом 1-го разряда, по синхронизирующим сигналам, формируемым формирователем 6 управляющих импульсов, происходит циклический сдвиг информации в регистре 16. Таким образом, на старшем разряде выхода регистра 16 вырабатывается стробирующий импульс, который через элемент ИЛИ-НЕ 18 поступает на С-вход триггера 20. Информация в регистре 16 заполняется на все время формирования кодовой комбинации. In block 5 of the memory recorded code combinations of the transmitted signal. From the output of block 5, the serial code is fed to the D-input of the D-flip-flop 20. Using the encoder 12, the multiplexer 14 and the register 16, the desired code combination is selected. At one of the 16 outputs of the encoder 12, each output of which corresponds to the decimal number of the code combination, the logical level “0” appears. At the beginning of the formation of the transmitted signal, the shaper 6 of the control pulses sends a signal to the control input of the multiplexer 14, allowing information to be transmitted from the output of the encoder 12 to its output, after which the shaper 6 supplies a synchronizing signal to the first input of the register 16, storing this information. After that, the shaper 6 of the control pulses supplies the control input of the multiplexer 14 with a signal allowing transmission of information from the output of the register 16 to the output of the multiplexer. Due to the fact that the output of the first digit of the register 16 is connected to the input of the multiplexer 14, the output of the second discharge with the input of the 3rd discharge, etc., and the output of the 16th discharge with the input of the 1st discharge, according to the synchronizing signals generated by the shaper 6 of the control pulses, there is a cyclic shift of information in the register 16. Thus, on the highest bit of the output of the register 16 vyra the gating impulse is activated, which through the OR-NOT 18 element is supplied to the C-input of the trigger 20. The information in the register 16 is filled for the entire time the code combination is generated.

За счет того, что блок 5 памяти и формирователь 6 управляющих импульсов работает по сигналам одного и того же блока 4 кодирования адреса, импульс стробирования приходит на С-вход триггера 20 в момент, когда на D-входе присутствует соответствующий бит выбираемой кодовой комбинации. Due to the fact that the memory unit 5 and the control pulse generator 6 operate on the signals of the same address encoding unit 4, the gating pulse arrives at the C-input of trigger 20 at the moment when the corresponding bit of the selected code combination is present at the D-input.

Элемент ИЛИ-НЕ 18 и инвертор 14 необходимы для обеспечения считывания информации в D-триггере 20 в середине выбираемого бита кодовой комбинации и исключения "состязания сигналов". Выход триггера 20 подключается к соответствующему входу модулятора 9. Подключение к модулятору 9 второго блока 11 выбора кода происходит аналогично. Сигналы с выходов блока 5 памяти, элементов ИЛИ-НЕ 18 и 19 триггеров 20 и 21 и с выхода модулятора 9 подаются на блок 8 контроля, выходной сигнал которого необходим для контроля работоспособности предлагаемого устройства. В случае какой-нибудь неисправности в перечисленных блоках или в самом блоке 8 на его выходе появляется сигнал, отличный от заданного. The OR-NOT element 18 and the inverter 14 are necessary to ensure that the information is read in the D-flip-flop 20 in the middle of the selectable bit of the code pattern and the elimination of "contention of signals". The output of the trigger 20 is connected to the corresponding input of the modulator 9. Connection to the modulator 9 of the second block 11 of the code selection is similar. The signals from the outputs of the memory unit 5, elements OR-NOT 18 and 19 of the triggers 20 and 21 and from the output of the modulator 9 are fed to the control unit 8, the output signal of which is necessary to control the operability of the proposed device. In the event of any malfunction in the listed blocks or in block 8 itself, a signal other than the specified one appears at its output.

Генератор 1 формирует опорную частоту. Формирователь 2 несущей преобразует опорную частоту в частоту несущего сигнала, которая необходима для работы модулятора 9. Формирователь 3 тактовых импульсов преобразует несущую частоту в частоту тактовых импульсов, которая управляет работой блока 4 кодирования адреса. Адрес поступает на вход блока 5 памяти и блока 6 формирователя управляющих импульсов. The generator 1 forms a reference frequency. Shaper 2 carrier converts the reference frequency into the frequency of the carrier signal, which is necessary for the operation of the modulator 9. Shaper 3 clock converts the carrier frequency to the frequency of the clock pulses, which controls the operation of block 4 encoding the address. The address is fed to the input of memory unit 5 and unit 6 of the control pulse shaper.

Таким образом, предлагаемое устройство позволяет формировать управляющие сигналы для кодовой рельсовой цепи, причем исключена возможность формирования ложного сигнала в момент изменения входной информации за счет запоминания информации на все время формирования управляющего сигнала. (56) Авторское свидетельство СССР N 1299880. кл. В 61 L 23/22, 1984. Thus, the proposed device allows you to generate control signals for the code rail circuit, and excluded the possibility of generating a false signal at the time of changing the input information by storing information for the entire time the control signal is generated. (56) Copyright certificate of the USSR N 1299880. cl. B 61 L 23/22, 1984.

Claims

DEVICE FOR FORMING AND TRANSMITTING SIGNALS OF THE CODE RAIL CHAIN, comprising a frequency generator connected in series with carrier and clock pulses, an address encoding unit and a memory unit, a phase difference modulator, a signal generation accuracy control unit, an inverter, the first and second code selection blocks, each of which consists of an encoder, a multiplexer and a D-trigger, the first groups of information inputs of the multiplexers of the code selection blocks are connected to the outputs of the encoders, the output of the beat generator of output pulses is connected to the input of the inverter, the output of the carrier shaper is connected to the first input of the phase-difference modulator, the output of which is the output of the device connected to the first input of the control unit for correct signal generation, the second, third, fourth, and fifth inputs of which are connected to the information and clock inputs D- flip-flops, characterized in that, in order to increase reliability, it is equipped with a control pulse generator, each of the code selection blocks is equipped with a register and an element OR-NOT, while The input inputs of the code selection block multiplexers are connected to the first output of the control pulse generator, the second groups of information inputs to the corresponding groups of register outputs, and the outputs to the first groups of register information inputs, the other inputs of which are connected to the second output of the control pulse generator, connected to the output address coding unit, and the higher bits of the outputs of the registers are connected to the first inputs of the elements OR NOT, the second inputs of which are connected to the output of the inverter a, and the outputs are to the synchronizing inputs of the D-flip-flops, the information inputs of the D-flip-flops are connected to the outputs of the memory unit, and the outputs are connected to the sixth and seventh inputs of the control unit for correct signal generation and the second and third inputs of the phase-difference modulator.