RU2120393C1 - Automatic cab signalling and speed control device - Google Patents
Automatic cab signalling and speed control device Download PDFInfo
- Publication number
- RU2120393C1 RU2120393C1 RU96123671/28A RU96123671A RU2120393C1 RU 2120393 C1 RU2120393 C1 RU 2120393C1 RU 96123671/28 A RU96123671/28 A RU 96123671/28A RU 96123671 A RU96123671 A RU 96123671A RU 2120393 C1 RU2120393 C1 RU 2120393C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- signal
- inputs
- outputs
- Prior art date
Links
Images
Landscapes
- Electric Propulsion And Braking For Vehicles (AREA)
Abstract
Description
Изобретение относится к средствам автоматики железнодорожного транспорта и предназначено для работы в системе автоматической локомотивной сигнализации и автоматического регулирования скорости (АЛС-АРС). The invention relates to automation of railway transport and is intended to work in a system of automatic locomotive signaling and automatic speed control (ALS-ARS).
Известно поездное устройство АЛС (Казаков А.А. Автоблокировка, автоматическая локомотивная сигнализация и автостопы. М.: Транспорт, 1980, с. 424), имеющее на своих входах приемные катушки, датчик скорости, а на выходе блок управления. A train ALS device is known (A. A. Kazakov, Auto-lock, automatic locomotive signaling and hitchhiking. M .: Transport, 1980, p. 424), which has receiving coils, a speed sensor, and a control unit at the output.
Недостатком устройства является недостаточность сигнальных показаний. The disadvantage of this device is the lack of signaling.
Указанный недостаток частично устранен в поездном устройстве АЛС с регулированием скорости (Махмутов К.М. Устройства интервального регулирования движения поездов на метрополитене. М.: Транспорт, 1986, с. 351), содержащем блок задания скорости, блок приема сигналов, блока заграждающих фильтров, первый блок полосовых фильтров, блок управления торможением, причем выход блока приема сигналов через блок заграждающих фильтров подключен к входу первого блока полосовых фильтров. This drawback is partially eliminated in the train device ALS with speed control (Makhmutov KM Metro devices for the interval control of train traffic on the subway. M .: Transport, 1986, p. 351), which contains a speed reference unit, a signal receiving unit, a blocking filter unit, the first block of band-pass filters, a braking control unit, and the output of the signal receiving unit through the block of blocking filters is connected to the input of the first block of band-pass filters.
Недостатком данного устройства является большое количество реле, используемых, в частности, при измерении фактической скорости поезда и сравнении ее с допустимым по условиям безопасности значением, что снижает надежность устройства, усложняет обслуживание и увеличивает его габариты и вес. К увеличению габаритов и веса приводит также использование пассивных фильтров. The disadvantage of this device is the large number of relays used, in particular, when measuring the actual speed of the train and comparing it with a value acceptable for safety conditions, which reduces the reliability of the device, complicates maintenance and increases its size and weight. The use of passive filters also leads to an increase in size and weight.
Задачей изобретения является повышение надежности устройства, уменьшение его габаритов и веса. The objective of the invention is to increase the reliability of the device, reducing its size and weight.
Поставленная задача реализуется следующим образом. The task is implemented as follows.
Поездное устройство автоматической локомотивной сигнализации с регулированием скорости, содержащее блок задания скорости, блок приема сигналов, блок заграждающих фильтров, первый блок полосовых фильтров, блок управления, включающий в себя реле торможения, причем выход блока приема сигналов подключен через блок заграждающих фильтров к входу первого блока полосовых фильтров, снабжено вторым блоком полосовых фильтров, установочным D-триггером, мультиплексором, счетчиком фактической скорости, преобразователем динамических сигналов, первым и вторым генераторами импульсов, схемой начальной установки, первым, вторым, третьим и четвертым делителями частоты, элементом ИЛИ, схемой выдержки времени, N JK- и буферными D-триггерами, N схемами совпадения с гальванической развязкой и счетчиками-дешифраторами, дешифраторами сигнальных показаний системы автоматического регулирования скорости (АРС), дополнительным счетчиком-дешифратором, N дополнительными схемами совпадения с гальванической развязкой, трансформаторным блоком, блоком формирования сигналов управления, причем выход блока задания скорости подключен к первому входу мультиплексора, к третьему и четвертому водам которого подключены соответственно прямой и инверсный выходы установочного D-триггера, выход мультиплексора соединен с входом счетчика фактической скорости и через преобразователь динамических сигналов подключен к шине питания первого генератора импульсов, выход которого соединен с вторым входом мультиплексора и входами первого, второго и третьего делителей частоты, шина сброса первого делителя частоты подключена к прямому, а шина сброса второго делителя частоты и вход схемы начальной установки подключены к инверсному выходу установочного D-триггера, S-вход которого соединен с выходом схемы начальной установки, выходы счетчика фактической скорости соединены с соответствующими J- и синхровходами N JK-триггеров, инверсный выход каждого упомянутого JK-триггера соединен с D-входом соответствующего D-триггера, синхровходы которых объединены между собой и подключены к выходу элемента ИЛИ, первый вход которого соединен с выходом первого делителя частоты и входом R установочного D-триггера, а второй вход соединен с выходом второго делителя частоты, синхровходом установочного D-триггера и входом схемы выдержки времени, выход которой соединен с объединенными между собой шинами сброса N JK-триггеров и счетчика фактической скорости, прямой выход каждого буферного D-триггера подключен к шине сброса соответствующего из счетчиков-дешифраторов, счетные входы которых объединены между собой и соединены с выходом третьего делителя частоты и счетным входом дополнительного счетчика-дешифратора, выходы старшего разряда каждого из счетчиков-дешифраторов соединен с его установочным входом, соответствующий выход каждого счетчика-дешифратора подключен к первому входу соответствующей схемы совпадения с гальванической развязкой, второй вход каждой из которых соединен с соответствующим выходом дешифратора сигнальных показаний АРС, выходы схем совпадения с гальванической развязкой объединены между собой и подключены к шине сброса четвертого делителя частоты, вход которого подключен к выходу второго генератора импульсов, а выход соединен с первым входом трансформаторного блока, второй вход которого соединен с объединенными выходами дополнительных схем совпадения с гальванической развязкой, вторые входы которых соединены с соответствующими выходами дешифратора сигнальных показаний АРС, а первые входы соединены с соответствующими выходами дополнительного счетчика-дешифратора, выход старшего разряда которого подключен к его установочному входу, а шина сброса соединена с инверсным выходом установочного D-триггера, выход блока заграждающих фильтров подключен к входу второго блока полосовых фильтров, выходы первого и второго блоков полосовых фильтров подключены к соответствующим входам дешифратора сигнальных показаний, а выход трансформаторного блока через блок формирования сигналов управления соединен с входом блока управления. A train device for automatic locomotive signaling with speed control, comprising a speed setting unit, a signal receiving unit, a blocking filter unit, a first bandpass filter unit, a control unit including a braking relay, the output of the signal receiving unit being connected through a blocking filter unit to an input of the first unit band-pass filters, equipped with a second block of band-pass filters, installation D-flip-flop, multiplexer, actual speed counter, dynamic signal converter, trans the first and second pulse generators, the initial setup circuit, the first, second, third and fourth frequency dividers, the OR element, the time delay circuit, N JK and buffer D flip-flops, N matching circuits with galvanic isolation and decoding counters, signal reading decoders automatic speed control systems (ARS), an additional counter-decoder, N additional matching circuits with galvanic isolation, a transformer block, a block for generating control signals, and output b The speed setting lock is connected to the first input of the multiplexer, the direct and inverse outputs of the installation D-flip-flop are connected respectively to the third and fourth waters, the multiplexer output is connected to the input of the actual speed counter and connected to the power bus of the first pulse generator, the output of which is connected with the second input of the multiplexer and the inputs of the first, second and third frequency dividers, the reset bus of the first frequency divider is connected to the direct one, and the reset bus is W The next frequency divider and the input of the initial setup circuit are connected to the inverse output of the installation D-flip-flop, the S-input of which is connected to the output of the initial setup circuit, the outputs of the actual speed counter are connected to the corresponding J and N sync inputs of the JK flip-flops, the inverse output of each JK the trigger is connected to the D-input of the corresponding D-trigger, the sync inputs of which are interconnected and connected to the output of the OR element, the first input of which is connected to the output of the first frequency divider and the input R of the installation D-tr Heater, and the second input is connected to the output of the second frequency divider, the sync input of the installation D-flip-flop and the input of the time delay circuit, the output of which is connected to the reset buses N of the JK-triggers and the counter of the actual speed, interconnected, the direct output of each buffer D-flip-flop is connected to the reset bus of the corresponding counter-decoders, the counting inputs of which are interconnected and connected to the output of the third frequency divider and the counting input of the additional counter-decoder, the outputs of the highest category of each and of counters-decoders is connected to its installation input, the corresponding output of each counter-decoder is connected to the first input of the corresponding coincidence circuit with galvanic isolation, the second input of each of which is connected to the corresponding output of the decoder of signal indications ARS, the outputs of the matching circuits with galvanic isolation are interconnected and connected to the reset bus of the fourth frequency divider, the input of which is connected to the output of the second pulse generator, and the output is connected to the first input of the transform unit, the second input of which is connected to the combined outputs of additional matching circuits with galvanic isolation, the second inputs of which are connected to the corresponding outputs of the decoder of the signal indications of the APC, and the first inputs are connected to the corresponding outputs of the additional counter-decoder, the output of the highest category of which is connected to its installation input and the reset bus is connected to the inverse output of the installation D-flip-flop, the output of the block of blocking filters is connected to the input of the second block of bandpass filters l, the outputs of the first and second blocks of bandpass filters are connected to the corresponding inputs of the decoder of the signal readings, and the output of the transformer block is connected to the input of the control unit via the control signal generation unit.
Кроме того, дешифратор сигнальных показаний системы автоматического регулирования скорости содержит первый и второй преобразователи динамических сигналов, узлы оптронной развязки и дешифраторы сигналов, буферный регистр, генератор импульсов, формирователь последовательности импульсов, N D-триггеров, N блоков формирования выходных сигналов, причем входы преобразователей динамических сигналов являются входами дешифратора, а их выходы через соответствующие блоки оптронной развязки подключены к входам соответствующего дешифратора сигналов, причем N-выходов второго дешифратора сигналов соединены с D-входами соответствующих N D-триггеров, а N выходов первого дешифратора сигналов через буферный регистр подключены к S-входам N D-триггеров, синхровходы D-триггеров и буферного регистра подключены к выходу генератора импульсов и к входу формирователя последовательности импульсов, первый и второй выходы которого соединены с разрешающим входом соответствующего блока оптронной развязки, R-входы D-триггеров соединены с их единичными выходами, первый и второй выходы каждого из N D-триггеров подключены к соответствующим входам соответствующего блока формирования выходных сигналов, выходы которых являются выходами дешифратора. In addition, the signal decoder of the automatic speed control signal system contains the first and second dynamic signal converters, optocoupler junctions and signal decoders, a buffer register, a pulse generator, a pulse shaper, N D-triggers, N output signal generating blocks, and the inputs of dynamic converters signals are the inputs of the decoder, and their outputs are connected to the inputs of the corresponding decoder nal outputs of the second signal decoder are connected to the D-inputs of the corresponding N D-triggers, and N outputs of the first signal decoder are connected through the buffer register to the S-inputs of the N D-triggers, the sync inputs of the D-triggers and the buffer register are connected to the generator output pulses and to the input of the pulse sequence generator, the first and second outputs of which are connected to the enable input of the corresponding optocoupler isolation unit, the R-inputs of D-flip-flops are connected to their single outputs, the first and second outputs of each of N D-t iggerov connected to respective inputs of the corresponding block generating output signals, the outputs of which are the outputs of the decoder.
Функциональная схема приведена на фиг. 1; на фиг. 2 - функциональная схема дешифратора сигнальных показаний системы автоматического регулирования скорости; на фиг. 3а, 3б - примеры реализации узлов. The functional diagram is shown in FIG. one; in FIG. 2 is a functional diagram of a decoder of signal indications of an automatic speed control system; in FIG. 3a, 3b are examples of implementation of nodes.
Устройство (фиг. 1) содержит блок 1 задания скорости, подключенный к первому входу мультиплексора 2, выход которого связан с входом счетчика 3 фактической скорости и через преобразователь 4 динамических сигналов - с входом первого генератора 5 импульсов. Его выход подключен к второму входу мультиплексора 2 и к входам первого 6, второго 7 и третьего 8 делителей частоты. Шина сброса первого 6 делителя частоты подключена к прямому, а шина сброса второго 7 делителя частоты и вход схемы 9 начальной установки подключены к инверсному выходу установочного D-триггера 10, S-вход которого соединен с выходом блока начальной установки 9. К третьему и четвертому входам мультиплексора 2 подключены, соответственно, прямой и инверсный выходы установочного D-триггера 10, причем на D-вход его подается логическая "1", N выходов счетчика 3 скорости соединены с соответствующими J- и C-входами N JK-триггеров 11.1-11.N, K-входы которых подключены к нулю источника питания. Инверсный выход каждого JK-триггера 11.1-11. N соединен с D-входом соответствующего D-триггера 12.1-12.N. Синхровходы всех D-триггеров объединены между собой и подключены к выходу элемента 13 ИЛИ, первый вход которого соединен с выходом первого 6 делителя частоты и входом R установочного D-триггера 10, а второй вход соединен с выходом второго 7 делителя частоты. Последний подключен одновременно к синхровходу установочного D-триггера 10 и к входу схемы 14 выдержки времени, выход которой соединен с объединенными между собой шинами сброса N JK-триггеров 11.1-11.N и счетчика скорости 3. Прямой выход каждого D-триггера 12.1-12.N подключен к соответствующей шине сброса одного из N счетчиков-дешифраторов 15.1-15.N (С-Д), все счетные входы которых объединены между собой и соединены с выходом третьего 8 делителя частоты. Выход старшего разряда каждого счетчика-дешифратора 15.1-15.N соединен с его установочным входом, соответствующий выход каждого счетчика-дешифратора 15.1-15. N подключен к первому входу соответствующей схемы 16.1-16. N совпадения с гальванической развязкой, второй вход каждой из которых соединен с соответствующим выходом дешифратора 17 сигнальных показаний системы автоматического регулирования скорости. Выходы N схем 16.1-16.N совпадения с гальванической развязкой объединены между собой и подключены к шине сброса четвертого делителя 18 частоты, вход которого подключен к выходу второго генератора 19 импульсов, а выход соединен с одним входом трансформаторного блока 20, другой вход которого соединен с объединенными выходами N дополнительных схем совпадения 21.1-21.N с гальванической развязкой. Вторые входы последних соединены с соответствующими выходами дешифратора 17, а первые входы подключены к соответствующим выходам дополнительного счетчика-дешифратора 22. Его счетный вход соединен со счетными входами N счетчиков-дешифраторов 15.1-15.N, выход старшего разряда подключен к его же установочному входу, а шина сброса соединена с инверсным выходом установочного D-триггера 10. Выход блока 23 приема сигналов через блок 24 заграждающих фильтров соединен с входами двух блоков 25 и 26 полосовых фильтров, выходы которых подключены к соответствующим входам дешифратора 17. Выход трансформаторного блока 20 через блок 27 формирования сигналов управления соединен с входом блока 28 управления, включающего в себя реле торможения. The device (Fig. 1) contains a
Дешифратор сигнальных показаний системы автоматического регулирования скорости (фиг. 2) включает в себя первый и второй преобразователи 29, 30 динамических сигналов, первый и второй блоки 31, 32 оптронной развязки, первый и второй дешифраторы 33, 34 сигналов. Причем входами преобразователей динамических сигналов 29 и 30 образованы соответствующие входы дешифратора 17, а своими выходами через соответствующий блок оптронной развязки 31, 32 подключены к входам соответствующего дешифратора сигналов 33, 34, N выходов второго дешифраторов сигналов 34 соединены с D-входами соответствующих N D-триггеров 35.1-35.N, а выходы первого дешифратора сигналов 33 через буферный регистр 36 подключены к S-входам N D-триггеров 35, синхровходы D-триггеров 35.1-35. N и буферного регистра 36 подключены к выходу генератора 37 импульсов, соединенному с входом формирователя 38 последовательности импульсов, выходы которого соединены с разрешающими входами соответствующих блоков оптронной развязки 31, 32, R-входы каждого из D-триггеров 35.1-35.N соединены с их прямыми выходами. Выходы каждого из D-триггеров 35.1-35.N подключены к соответствующим входам соответствующего из N блоков 39.1-39.N формирования выходных сигналов. Выходы последних являются также выходами дешифратора 17. The decoder of the signal readings of the automatic speed control system (Fig. 2) includes the first and
Устройство работает следующим образом. Импульсы с блока 1 (он состоит из датчика скорости, усилительного блока и формирователя импульсов) поступают на вход 1 мультиплексора 2. Их частота пропорциональна скорости поезда. Схема 9 начальной установки в начале работы перебрасывает установочный D-триггер 10 в "1"-ое состояние, т.е. на входе 3 мультиплексора 2 - высокий потенциал, и импульсы с выхода блока 1 проходят на выход мультиплексора 2 и на вход десятичного счетчика 3 фактической скорости. Выходы последнего соединены со входами JK-триггеров 11.1-11. N. Причем входы J подключены к старшим разрядам счетчика 3 фактической скорости, а синхровходы - к младшим его разрядам. При этом JK-триггеры 11.1-11. N используются как элементы совпадения, контролирующие уровни допустимых скоростей (например, 40, 60, 70, 80 км/ч и т.д.). The device operates as follows. The pulses from block 1 (it consists of a speed sensor, an amplifier block and a pulse shaper) are fed to input 1 of
Функционирование устройства происходит в два цикла. В первом цикле (цикле измерения скорости) длительностью Tз= 180 мс, когда установочный триггер 10 находится в состоянии "1", импульсы блока 1 (импульсы низкой частоты от 0 до 800 Гц) поступают в счетчик 3 фактической скорости и в нем записывается число, пропорциональное скорости поезда. При этом одновременно часть JK-триггеров 11.1-11.N устанавливается в единичное состояние, например, при скорости V=55 км/ч в первом цикле в "1"-ое состояние установится первый JK-триггер. По истечении отрезка Tз на выходе первого делителя 6 частоты, подключенного к 1-му генератору 5 импульсов, сформируется нулевой потенциал. При этом установочный триггер 10 переходит в "0"-е состояние. На третьем входе мультиплексора 2 - "0", на четвертом - "1". Мультиплексор 2 запирается для импульсов с блока 1 и открывается для импульсов от 1-го генератора 5 импульсов. Одновременно с перебросом установочного триггера 10 сигнал с выхода элемента 13 ИЛИ поступает на синхровходы D-триггеров 12.1-12. N, что вызывает перезапись в них информации из JK-триггеров 11.1-11.N. Таким образом, в конце 1-го цикла в буферных D-триггерах 12.1-12.N будет записана информация о состоянии JK-триггеров 11.1-11.N в инверсном виде. The device operates in two cycles. In the first cycle (speed measuring cycle) with a duration of T3 = 180 ms, when the setting trigger 10 is in the state “1”, the pulses of unit 1 (low-frequency pulses from 0 to 800 Hz) go to the
В начале следующего - второго (контрольного) цикла длительностью Tк=256 мкс импульсы от первого генератора 5 импульсов (импульсы высокой частоты Г= 500 КГц) через мультиплексор 2 начинают поступать на счетчик 3. За время Tк он даже из нулевого состояния досчитает до полного заполнения (99 км/ч). Поэтому все JK-триггеры 11.1-11.N будут установлены в единичное состояние. В конце периода Tк по сигналу с выхода 2-го делителя 7 частоты происходит перезапись содержимого JK-триггеров 11.1-11.N в буферные триггеры 12.1-12.N, а по истечении выдержки времени t (200 нс) сигналом от схемы 14 выдержки времени все JK-триггеры 11.1-11. N и счетчик 3 фактической скорости устанавливаются в нулевое состояние, установочный триггер 10 переходит в "1"-ое состояние, и снова начинается первый цикл работы. At the beginning of the next - second (control) cycle of duration Tk = 256 μs, pulses from the first generator of 5 pulses (high-frequency pulses Г = 500 KHz) through
Таким образом, выбранные D-триггеры будут находиться в нулевом статическом состоянии (например, при V=55 км/ч это - первый D-триггер), а остальные будут периодически устанавливаться в течение времени Tэ в единичное, а в течение времени Tк - в нулевое состояние. Thus, the selected D-flip-flops will be in the zero static state (for example, at V = 55 km / h this is the first D-flip-flop), and the rest will be periodically set during the time Tе to one, and during the time Tк - to zero state.
Единичные выходы D-триггеров 12.1-12.N подключены к входам сброса P счетчиков-дешифраторов 15.1-15. N. Синхровходы всех счетчиков-дешифраторов 15.1-15. N подключены к выходу третьего делителя 8 частоты, т.е. все они работают синхронно и синфазно. Выход старшего (n+1)-го разряда каждого счетчика-дешифратора 15.1-15.N подключен к его установочному входу V. Когда счетчик-дешифратор 15.1-15. N досчитывает до максимального значения, то единичный сигнал, появляющийся на входе V, запирает его. Открывается очередным импульсом на входе сброса - R. Выходные сигналы снимаются с разных выходов С-Д. Поэтому импульсы, возникающие на выходах разных С-Д, имеют одинаковую периодичность следования (180 мс), но сдвинуты во времени друг относительно друга. Эти импульсы поступают на первые входы схем 16.1-16.N совпадения с гальванической развязкой, на вторые входы которых подаются сигналы о допустимой скорости с выходов дешифратора 17, в который они поступают от блока 23 приема сигналов (он включает приемные катушки и блок согласующих устройств) через блок 24 заграждающих фильтров и два параллельно работающих блока 25 и 26 полосовых фильтров. При этом на том проводе, который соответствует установленной в данный момент скорости, находится "1"-ый уровень, а на всех остальных проводах - "0"-й уровень. The single outputs of the D-flip-flops 12.1-12.N are connected to the reset inputs P of the counter-decoders 15.1-15. N. Synchronization inputs of all counter-decoders 15.1-15. N are connected to the output of the third frequency divider 8, i.e. they all work synchronously and in phase. The output of the senior (n + 1) -th discharge of each counter-decoder 15.1-15.N is connected to its installation input V. When the counter-decoder 15.1-15. N counts to the maximum value, then a single signal appearing at the input of V locks it. It is opened by the next pulse at the reset input - R. The output signals are taken from different outputs of the CD. Therefore, the pulses arising at the outputs of different CDs have the same repetition rate (180 ms), but are shifted in time relative to each other. These pulses are fed to the first inputs of the coincidence galvanic isolation circuit 16.1-16.N, the second inputs of which give signals about the permissible speed from the outputs of the decoder 17, to which they come from the signal receiving unit 23 (it includes receiving coils and a block of matching devices) through block 24 of the blocking filters and two parallel-running blocks 25 and 26 of the bandpass filters. At the same time, the “1” level is located on the wire that corresponds to the speed currently set, and the “0” level is on all other wires.
Для отпирания какой-либо из схем 16.1-16.N совпадения необходимо, чтобы на обоих входах были "1"-ые сигналы. При этом на выходе будет "0"-й потенциал. В противном случае схема совпадения заперта, и ее выход находится в состоянии высокого импеданса. Выходы схем 16.1-16.N совпадения объединены по схеме "монтажное ИЛИ" (фиг. 3а). To unlock any of the matching circuits 16.1-16.N, it is necessary that there are "1" signals on both inputs. In this case, the output will be the "0" th potential. Otherwise, the match circuit is locked and its output is in a high impedance state. The outputs of the matching circuits 16.1-16.N are combined according to the "mounting OR" circuit (Fig. 3a).
Пусть, например, V=55 км/ч. В этом случае первый буферный D-триггер выбран и устойчиво находится в нулевом состоянии, а D-триггеры со второго по N-ый перебрасываются из "0" в "1" от одного цикла к другому. Пусть также Vдоп=80 км/ч. При этом на вторые входы всех схем 16.1-16.N совпадения, кроме N-го, подается "0"-й потенциал. Следовательно, выходы схем 16.1-16.N совпадения с "1"-й до N-й находятся в состоянии высокого импенданса, а на выходе N-й схемы совпадения имеются импульсы. Они же определяют и состояние общего выхода схем 16.1-16.N совпадения - "монтажное ИЛИ".Let, for example, V = 55 km / h. In this case, the first buffer D-trigger is selected and stably in the zero state, and the D-triggers from the second to the Nth are thrown from "0" to "1" from one cycle to another. Let also V add = 80 km / h. At the same time, the “0” th potential is supplied to the second inputs of all coincidence circuits 16.1-16.N. Therefore, the outputs of the matching circuits 16.1-16.N from the “1st” to the Nth are in a high impedance state, and there are pulses at the output of the Nth matching circuit. They also determine the state of the general output of the coincidence circuits 16.1-16.N - "mounting OR".
Рассмотрим случай, когда фактическая скорость поезда превышает заданную. Например, Vф=65 км/ч, а Vдоп=40 км/ч. При этом в устойчивом "0"-м состоянии находятся первый и второй буферные D-триггеры, а остальные перебрасываются из "1"-го в "0"-е состояние и обратно. Единичный сигнал приложен ко второму входу только первой из схем 16.1-16.N совпадения, но на ее первый вход поступает "0" сигнал. Значит ее выход находится в состоянии высокого импеданса. То же можно оказать и про выходы остальных схем совпадения, т.к. на их вторые выходы поступают "0"-е сигналы. Наличие постоянного уровня сигнала на общем выходе схем 16.1-16. N совпадения приводит к отсутствию импульсного сигнала на выходе трансформаторного блока 20. При этом и на выходе блока 27 формирования сигналов управления (он содержит последовательно включенные пороговый элемент, счетный триггер и преобразователь динамических сигналов)) возникает нулевой потенциал. Это приводит к обесточиванию реле торможения, входящего в блок 28 управления, и переходу поезда в режим торможения.Consider the case when the actual speed of the train exceeds a predetermined one. For example, V f = 65 km / h, and V add = 40 km / h. In this case, the first and second buffer D-flip-flops are in a stable "0" state, and the rest are transferred from the "1st" state to the "0" state and vice versa. A single signal is applied to the second input of only the first of the coincidence circuits 16.1-16.N, but a “0” signal is supplied to its first input. So its output is in a state of high impedance. The same can be done about the outputs of other coincidence schemes, because their "second" signals arrive at their second outputs. The presence of a constant signal level at the common output of circuits 16.1-16. N coincidence leads to the absence of a pulse signal at the output of the transformer unit 20. At the same time, at the output of the control signal generation unit 27 (it contains a threshold element, a countable trigger, and a dynamic signal converter), a zero potential occurs. This leads to a de-energization of the braking relay included in the control unit 28, and the train switches to braking mode.
При замыкании двух или более выходов дешифратора 17 обеспечивается переход поезда в режим торможения (иначе было бы выполнено движение со скоростью, выше допустимой). Для этой цели имеется дополнительный счетчик-дешифратор 22. Входы C и его включены также, как и у остальных счетчиков-дешифраторов 15.1-15. N. Вход R соединен с инверсным выходом установочного триггера 10. Каждый из N-выходов дополнительного счетчика-дешифратора 22 соединен с первым входом соответствующей из дополнительных схем 21.1-21.N совпадения с гальванической развязкой, вторые входы которых подключены так же, как аналогичные входы схем 16.1-16.N совпадения. Каждые 180 мс на объединенном выходе дополнительных схем 21.1-21.N совпадения возникает импульс, который поступает на соответствующий вход трансформаторного блока 20. When two or more outputs of the decoder 17 are closed, the train switches to braking mode (otherwise, it would have been moving at a speed higher than the permissible one). For this purpose, there is an additional counter-decoder 22. Inputs C and it are included as well as the rest of the counter-decoders 15.1-15. N. Input R is connected to the inverse output of the installation trigger 10. Each of the N-outputs of the additional counter-decoder 22 is connected to the first input corresponding to the additional circuits 21.1-21.N coincides with galvanic isolation, the second inputs of which are connected in the same way as similar inputs schemes 16.1-16.N matches. Every 180 ms at the combined output of additional matching circuits 21.1-21.N a pulse arises, which is fed to the corresponding input of the transformer unit 20.
Если на выходах дешифратора 17 нет взаимного замыкания выходов, то синхронно и синфазно с этим импульсом возникает импульс на объединенном выходе схем 16.1-16. N совпадения. Откуда он со сдвигом в 180 мс через четвертый делитель частоты поступает на первый вход трансформаторного блока 20. В этом случае общий сигнал на выходе трансформаторного блока 20 достаточен для срабатывания блока 27 формирования сигналов управления, что в итоге поддерживает реле торможения блока 28 управления торможением под током. При взаимном замыкании нескольких выходов дешифратора 17 нарушается синхронность и синфазность прихода сигналов на входы трансформаторного блока 20. В результате его выходной сигнал будет недостаточен для срабатывания блока 27 формирования сигналов управления, что вызовет обесточивание реле торможения блока 28 управления и перевод поезда в тормозной режим. If the outputs of the decoder 17 there is no mutual closure of the outputs, then synchronously and in phase with this pulse, a pulse occurs at the combined output of circuits 16.1-16. N matches. Where does it come with a shift of 180 ms through the fourth frequency divider to the first input of the transformer unit 20. In this case, the common signal at the output of the transformer unit 20 is sufficient for the control unit 27 to generate control signals, which ultimately supports the braking relay of the current control unit 28 . When the multiple outputs of the decoder 17 are mutually shorted, the synchronization and phase outages of the signals arriving at the inputs of the transformer unit 20 are violated. As a result, its output signal will not be enough for the control unit to generate control signals 27, which will deenergize the braking relay of the control unit 28 and put the train into braking mode.
Тот же эффект вызывает изменение частоты любого из генераторов 5 и 19 импульсов (например, из-за механического повреждения их кварцевых резонаторов). При этом происходит рассогласование моментов появления сигналов на входах трансформаторного блока 20. В результате низкого сигнала на его выходе пропадает напряжение на выходе блока 27 формирования сигналов управления, что приводит к обесточиванию реле торможения блока 28 управления. The same effect causes a change in the frequency of any of the 5 and 19 pulse generators (for example, due to mechanical damage to their quartz resonators). When this occurs, the moment of occurrence of the signals at the inputs of the transformer unit 20 is mismatched. As a result of the low signal, the voltage at the output of the control signal generation unit 27 disappears, which leads to the de-energization of the braking relay of the control unit 28.
Генератор 5 тактовых импульсов получает питание от преобразователя 4 динамических сигналов, подключенного к выходу мультиплексора 2. Поэтому попадание сигнала фактической скорости (например, из-за обрыва цепи датчика скорости в блоке задания скорости) приведет к исчезновению низкочастотной составляющей динамического сигнала на выходе мультиплексора 2 и обесточиванию первого генератора 5 импульсов, что в свою очередь также вызовет обесточивание реле торможения блока 28 управления. The
"Залипание" установочного триггера 10 в одном из состояний приведет к тому, что мультиплексор 2 не будет переключаться по входу, и, следовательно, исчезнет динамика переключения JK- и буферных D-триггеров, что также приведет к обесточиванию реле торможения блока 28 управления. The sticking of the installation trigger 10 in one of the states will cause the
Дешифратор сигнальных показаний системы автоматического регулирования скорости (фиг. 2) работает следующим образом. На входы двух его преобразователей 29 и 30 динамических сигналов поступают сигналы с выходов двух блоков 25 и 26 полосовых фильтров. На выбранном выходе каждого из двух преобразователей 29 и 30 динамических сигналов появляется единичный потенциал, который поступает на соответствующий информационный вход одного из блоков 30, 31 оптронной развязки. Оба этих блока срабатывают поочередно (каждые 32 мкс) в моменты поступления на их входы единичных 2 мкс-импульсов, следующих с частотой 15625 Гц с соответствующего выхода формирователя 38 последовательности импульсов, который в свою очередь запускается от 1 МГц-генератора 37 импульсов. Наличие двух каналов обработки сигналов в дешифраторе 17 повышает надежность правильного приема сигналов от блоков 25 и 26 полосовых фильтров. Оба дешифратора 33, 34 сигналов поочередно (с интервалом 32 мкс) формируют на одном из своих выходов сигнал нулевого уровня. Этот сигнал с второго дешифратора 34 сигналов поступает на D-вход одного из D-триггеров 35.1-35.N, с интервалом 32 мкс на S-вход того же триггера подается сигнал от первого дешифратора 33 сигналов. Предварительно он проходит через буферный регистр 36 для снятия помех на S-входах D-триггеров 35.1-35.N, на синхровходы которых подаются стробирующие импульсы от генератора 37 импульсов. Таким образом, выбранный D-триггер выдает на своих выходах непрерывную серию импульсов с частотой 15625 Гц. Эти импульсы с обоих его выходов поступают в соответствующий из блоков 39.1-39.N формирования выходных сигналов, каждый из которых состоит из последовательно включенных усилителей, пассивного LC-фильтра (который настроен на частоту 15625 Гц) и выпрямителя. В результате на выходе одного из блоков 39.1-39.N формирования выходных сигналов появляется единичный сигнал, который определяет значение допустимой скорости. The decoder of the signal readings of the automatic speed control system (Fig. 2) works as follows. The inputs of its two
Дешифраторы 33, 34 сигналов могут с помощью простых переключателей перестраиваться на любые системы кодирования сигналов (например: 1 из 5, 3 из 6 и т.д.), принятые на метрополитенах.
Схема 9 начальной установки на фиг. 3а, запускается единичным сигналом с инверсного выхода установочного триггера. Если в течение времени, определенного параметрами P и C (0,5 с), установочный триггер продолжает оставаться в нулевом состоянии, то на выходе схемы начальной установки формируется единичный сигнал, который, поступая на S-вход установочного триггера, переводит его в единичное состояние. The initial setup circuit 9 in FIG. 3a, is triggered by a single signal from the inverse output of the installation trigger. If during the time determined by the parameters P and C (0.5 s), the installation trigger continues to remain in the zero state, then a single signal is generated at the output of the initial installation circuit, which, when supplied to the S-input of the installation trigger, transfers it to a single state .
В качестве схемы 14 выдержки времени используется несколько последовательно включенных инверторов. As the time delay circuit 14, several series-connected inverters are used.
Использование микросхемы К573РФ2 в качестве дешифратора сигналов может быть пояснено с помощью фиг. 3б. Пусть на линии метрополитена действует система АЛС 1 из 5, т.е. на один из пяти входов (A2...A6) может поступить нулевой потенциал, соответствующий значению Vдоп (80, 70, 60, 40, 0 км/ч). При этом на одном из выбранных выходов (например, 0, 1, 2, 3) должен появиться нулевой потенциал, соответствующий Vдоп (80, 70, 60, 40 км/ч). На выходе 4, соответствующем Vдоп=0 км/ч, может всегда быть "1", т.к. при такой скорости однозначно требуется торможение. В соответствии с этим, а также включением микросхемы, показанным на фиг. 3б, составляется следующая таблица состояний.The use of the K573RF2 chip as a signal decoder can be explained using FIG. 3b. Let the
Поскольку другие входные варианты здесь не являются нормой, то фактически только по четырем адресам прожигается четыре значения кода. Since other input options are not the norm here, in fact, only four addresses are burned with four code values.
Чтобы перестроить дешифратор на другой код (например 2 из 6), можно установить перемычку между 1 и 2 на фиг. 3б и соответствующие адреса закодировать на этот вариант (первая цифра адреса будет уже не 7, а 6). To rebuild the decoder to a different code (for example, 2 of 6), you can set a jumper between 1 and 2 in FIG. 3b and the corresponding addresses to encode for this option (the first digit of the address will no longer be 7, but 6).
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU96123671/28A RU2120393C1 (en) | 1996-12-17 | 1996-12-17 | Automatic cab signalling and speed control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU96123671/28A RU2120393C1 (en) | 1996-12-17 | 1996-12-17 | Automatic cab signalling and speed control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2120393C1 true RU2120393C1 (en) | 1998-10-20 |
| RU96123671A RU96123671A (en) | 1999-01-27 |
Family
ID=20188187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU96123671/28A RU2120393C1 (en) | 1996-12-17 | 1996-12-17 | Automatic cab signalling and speed control device |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2120393C1 (en) |
-
1996
- 1996-12-17 RU RU96123671/28A patent/RU2120393C1/en not_active IP Right Cessation
Non-Patent Citations (1)
| Title |
|---|
| Махмутов К.М. Устройства интервального регулирования движения поездов на метрополитене. - М.: Транспорт, 1985, с.260-293. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2120393C1 (en) | Automatic cab signalling and speed control device | |
| US3885228A (en) | Fail-safe electronic encoder for selectively operating railway signal indicator | |
| RU2025358C1 (en) | Method of inspecting the idleness of train trajectories and device for its realization | |
| RU1776596C (en) | Automatic locomotive signalling device | |
| SU1368218A1 (en) | Receiver for track circuit | |
| SU733096A1 (en) | Pulse by length selector | |
| SU1302367A1 (en) | Device for warning emergency and incomplete phase conditions in electric networks | |
| SU1166053A1 (en) | Device for measuring duration of single pulse | |
| SU385771A1 (en) | DEVICE FOR TELEBLOCK SWITCHES FIDERS CONTACT NETWORK OF ELECTRIC RAILWAYS | |
| RU2005639C1 (en) | Device for shaping and transmitting coded track circuit signals | |
| RU2081770C1 (en) | Device to transmit information from locomotive | |
| RU1794756C (en) | Device for receiving information by rolling stock | |
| SU1564623A1 (en) | Multichannel device for test check of logic units | |
| SU1395535A1 (en) | Apparatus for decoding coded signals of automatic interlocking | |
| SU1662886A1 (en) | Device for checking track circuit | |
| RU1796521C (en) | Device for control of track clear section | |
| SU1019599A1 (en) | Device for shaping pulse trains | |
| RU2173648C1 (en) | Track circuit | |
| SU1643278A1 (en) | Rail line circuit | |
| SU1640705A1 (en) | Device for controlling data transmission in multiprocessor systems | |
| SU1698832A1 (en) | Device for testing frequency-time and amplitude-time parameters | |
| SU1453603A1 (en) | System for remote monitoring of intermediate stations in communication line | |
| RU2092356C1 (en) | Device for measuring time parameters of numerical code of continuous action automatic cab signalling | |
| SU1197112A2 (en) | System for monitoring communication paths | |
| SU779143A1 (en) | Track circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PD4A | Correction of name of patent owner | ||
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20151218 |