RU2004130209A - Способ построения отказоустройчивого процессора повышенной достоверности функционирования - Google Patents

Claims (8)

1. Способ построения отказоустойчивого процессора повышенной достоверности функционирования, содержащего управляющее устройство, операционное устройство, первые входы управляющего устройства является входами процессора, вторая группа выходов управляющего устройства подключена к первым выходам операционного устройства, выходы управляющего устройства подключены к первым входам операционного устройства, вторые входы которого являются входами данных, а вторые выходы являются выходами данных, отличающийся тем, что он дополнительно содержит дешифратор кода операции, генератор тактовых импульсов, блок управления, первый коммутатор, второй коммутатор, третий коммутатор, счетчик команд, счетчик сдвигов, регистр адреса, регистр числа, регистр сумматора, регистр дополнительный, регистр дополнительного кода, сумматор, блок коррекции, блок логических операций, блок контроля, управляющую память, входы устройства обмена подключены к первому входу блока управления и к первым входам второго коммутатора, вторые входы которого подключены к выходам запоминающего устройства, первые выходы второго коммутатора поступают на вход устройства обмена, вторые выходы поступают на вход запоминающего устройства, а третьи выходы подключены соответственно к первым входам счетчика команд, счетчика сдвигов, регистра числа, регистра сумматора, регистра дополнительного, регистра дополнительного кода, к входам дешифратора кода операции, к вторым входам блока управления, к первому входу первого коммутатора первый выход которого подключен к первому входу регистра адреса, третий вход блока управления подключен к выходам дешифратора кода операции, четвертый вход подключен к выходам генератора тактовых импульсов, а пятый вход подключен к первому выходу управляющей памяти, первый выход блока управления подключен к входу управляющей памяти, выходы которой подключены к первым входам блока коррекции, второй выход блока управления подключен к второму входу первого коммутатора, вторые и третьи входы которого подключены соответственно к выходам регистра адреса и счетчика команд, а с второго выхода снимается адрес ячейки памяти запоминающего устройства, третий выход блока управления подключен соответственно к вторым входам блока коррекции, к вторым входам счетчика команд, счетчика сдвигов, регистра адреса, регистра числа, регистра сумматора, регистра дополнительного, регистра дополнительного кода, к первой группе входов третьего коммутатора и к третьей группе входов второго коммутатора и является выходом синхроимпульсов, первый выход блока коррекции подключен к четвертому входу второго коммутатора, а вторые, третьи, четвертые и пятые выходы блока коррекции подключены соответственно к третьим, четвертым пятым и шестым входам счетчика команд, счетчика сдвигов, регистра адреса, регистра числа, регистра сумматора, регистра дополнительного, регистра дополнительного кода, к первой группе входов третьего коммутатора, к третьей группе входов второго коммутатора, и являются выходам управляющих сигналов, сигналов считывания, сигналов записи, сигналов установки устройств в нулевое состояние, выходы регистра числа, регистра сумматора, регистра дополнительного, регистра дополнительного кода подключены к вторым входам третьего коммутатора и к пятым входам второго коммутатора, выход счетчика сдвигов подключен к шестым входам второго коммутатора, первые, вторые и третьи выходы третьего коммутатора подключены соответственно к входам сумматора, блока логических операций и первым входам блока контроля, выходы сумматора и блока логических операций подключены соответственно к вторым и третьим входам блока контроля, выходы которого подключены к седьмым входам второго коммутатора.

2. Способ построения отказоустойчивого процессора повышенной достоверности функционирования по п.1, отличающийся тем, что блок коррекции содержит кодирующее устройство, схему сравнения, первую группу элементов ИЛИ, вторую группу элементов ИЛИ, третью группу элементов ИЛИ, четвертую группу элементов ИЛИ, пятую группу элементов ИЛИ, шестую группу элементов ИЛИ, седьмую группу элементов ИЛИ, элемент НЕ, первую группу элементов И, вторую группу элементов И, корректор, дешифратор первые выходы управляющей памяти подключены к первым входам корректора и к входам кодирующего устройства, выходы которого подключены к первым входам схемы сравнения, вторые входы схемы сравнения подключены к вторым выходам управляющей памяти, а выходы подключены к входам дешифратора и к входам первой группы элементов ИЛИ, выходы которой подключены к первому входу первого элемента И, выходы дешифратора объединены в группы соответственно второй группой элементов ИЛИ, третьей группы элементов ИЛИ, четвертой группы элементов ИЛИ пятой группы элементов ИЛИ, шестой группы элементов ИЛИ, выходы со второй по пятую группу элементов ИЛИ подключены с первого по четвертый входам седьмой группы элементов ИЛИ и с первого по четвертый входам второй группы элементов И, пятый вход которой подключен к разрешающему входу, а выходы подключены к вторым входам корректора, выход шестой группы элементов ИЛИ подключен к пятому входу седьмой группы элементов ИЛИ, выход которой через элемент НЕ подключен к второму входу первого элемента И, выход первого элемента И является выходом "Отказ процессора", выходы корректора являются выходами управляющих сигналов.

3. Способ построения отказоустойчивого процессора повышенной достоверности функционирования по п.1, отличающийся тем, что блок контроля содержит первую группу элементов неравнозначности, вторую группу элементов неравнозначности, третью группу элементов неравнозначности, первую группу элементов ИЛИ, вторую группу элементов ИЛИ, третью группу элементов ИЛИ, четвертую группу элементов ИЛИ, пятую группу элементов ИЛИ, шестую группу элементов ИЛИ, седьмую группу элементов ИЛИ, восьмую группу элементов ИЛИ, девятую группу элементов ИЛИ, десятую группу элементов ИЛИ, одиннадцатую группу элементов ИЛИ, двенадцатую группу элементов ИЛИ, тринадцатую группу элементов ИЛИ, первую группу элементов И, вторую группу элементов И, третью группу элементов И, четвертую группу элементов И, пятую группу элементов И, шестую группу элементов И, седьмую группу элементов И, восьмую группу элементов И, первый элемент НЕ, второй элемент НЕ, формирователь, дешифратор, корректор, формирователь поправки, первое кодирующее устройство, второе кодирующее устройство, первые входы формирователя поправки, вторые входы формирователя поправки, третьи входы формирователя поправки, первые выходы формирователя поправки, вторые выходы формирователя поправки, третьи выходы формирователя поправки, первые выходы третьего коммутатора подключены к первым входам соответственно первой группы элементов И, второй группы элементов И, третьей группы элементов И, четвертой группы элементов И, шестой группы элементов И, седьмой группы элементов И, к первому входу формирователя поправки, вторые выходы третьего коммутатора подключены к вторым входам формирователя поправки и к входам первой группы элементов неравнозначности, выходы которой подключены к третьим входам блока формирования поправки, к вторым входам третьей группы элементов И и к первым входам второй группы элементов неравнозначности, первые выходы формирователя поправки подключены к входам третьей группы элементов ИЛИ, выходы которой подключены к первым входам первого кодирующего устройства, вторые выходы формирователя поправки подключены к первым входам четвертой группы элементов ИЛИ, вторые входы которой подключены к выходам формирователя, а выходы подключены к вторым входам первого кодирующего устройства, третьи выходы формирователя поправки подключены к входам формирователя, выходы первого кодирующего устройства подключены к вторым входам четвертой группы элементов И, выходы которой подключены к вторым входам второй группы элементов неравнозначности, первые входы шестой группы элементов неравнозначности подключены к выходам третьей группы элементов И, выходы второй группы элементов неравнозначности подключены к вторым входам шестой группы элементов ИЛИ, выходы которой подключены к первым входам третьей группы элементов неравнозначности, выходы блока логических операций подключены к входам первой группы элементов ИЛИ, выходы которой подключены к вторым входам первой группы элементов И, выходы первой группы элементов И подключены к первым входам второй группы элементов ИЛИ и к первым входам пятой группы элементов ИЛИ, выходы сумматора подключены к вторым входам пятой группы элементов ИЛИ и к вторым входам второй группы элементов И, выходы которой подключены к вторым входам второй группы элементов ИЛИ, выходы второй группы элементов ИЛИ подключены к входам второго кодирующего устройства, выходы которого подключены к первым входам пятой группы элементов И и к вторым входам третьей группы элементов неравнозначности, выходы которой подключены к входам двенадцатой группы элементов ИЛИ и к входам дешифратора, первая группа выходов дешифратора подключена к входам седьмой группы элементов ИЛИ, выходы которой подключены к вторым входам седьмой группы элементов И и к первым входам тринадцатой группы элементов ИЛИ, вторая группа выходов дешифратора подключена к входам восьмой группы элементов ИЛИ, выходы которой подключены к третьим входам седьмой группы элементов И и к второму входу тринадцатой группы элементов ИЛИ, третья группа выходов дешифратора подключена к входам девятой группы элементов ИЛИ, выходы которой подключены к четвертым входам седьмой группы элементов И и к третьим входам тринадцатой группы элементов ИЛИ, четвертая группа выходов дешифратора подключена к входам десятой группы элементов ИЛИ, выходы которой подключены к пятым входам седьмой группы элементов И и к четвертым входам тринадцатого элемента ИЛИ, пятая группа выходов дешифратора подключена к входам одиннадцатой группы элементов ИЛИ, выход которой подключен к пятым входам тринадцатой группы элементов ИЛИ, через первый элемент НЕ к вторым входам пятой группы элементов И и является выходом блока контроля "ошибка в контрольных разрядах", выход тринадцатой группы элементов ИЛИ через второй элемент НЕ подключен к первому входу восьмой группы элементов И и является выходом блока контроля "корректируемая ошибка", выход двенадцатой группы элементов ИЛИ подключен к второму входу восьмой группы элементов И, выход которой является выходом блока контроля "некорректируемая ошибка", выходы седьмой группы элементов И подключены к первым входам корректора, вторые входы которого подключены к выходам пятой группы элементов ИЛИ, а выходы подключены к вторым входам шестой группы элементов И, выходы пятой группы элементов И подключены к третьим входам шестой группы элементов И, выходы которой являются выходами блока контроля.

4. Способ построения отказоустойчивого процессора повышенной достоверности функционирования по п.1, отличающийся тем, что функциональная схема формирования поправки при выполнении арифметических операций содержит первый элемент И, второй элемент И, третий элемент И, четвертый элемент И, пятый элемент И, шестой элемент И, первый элемент ИЛИ, второй элемент ИЛИ, третий элемент ИЛИ, четвертый элемент ИЛИ, регистр, группу элементов неравнозначности, информационные вход, вход разрешающий считывание выходной информации, информационные выходы функциональной схемы формирования поправки при выполнении арифметических операций, первые разряды слагаемых через информационные входы подключены к первому элементу И, выход которого подключен к первому входу четвертого элемента И и к первому входу регистра, вторые разряды слагаемых через информационные входы подключены к входам второго элемента И и к входам второго элемента ИЛИ, выход которого подключен к второму входу четвертого элемента И, выход четвертого элемента И подключен к первому входу третьего элемента ИЛИ, второй вход которого подключен к выходам первого элемента ИЛИ, а выход подключен к второму входу регистра и к первому входу пятого элемента И, третьи разряды слагаемых подключены к входам третьего элемента И и к входам второго элемента ИЛИ, выход которого подключен к второму входу пятого элемента И, выход пятого элемента И подключен к первому входу четвертого элемента ИЛИ, второй вход которого подключен к выходу третьего элемента И, а выход подключен к третьему входу регистра, выходы регистра подключены к входам группы элементов неравнозначности, выход которой подключен к первым входам шестого элемента И, второй вход шестого элемента И подключен к входу разрешающему считывание выходной информации, выходы шестого элемента И являются информационными выходами схемы.

5. Способ построения отказоустойчивого процессора повышенной достоверности функционирования по п.1, отличающийся тем, что функциональная схема формирования поправки при выполнении операции сдвига содержит первый элемент неравнозначности, второй элемент неравнозначности, третий элемент неравнозначности, первый элемент И, второй элемент И, третий элемент И, четвертый элемент И, пятый элемент И, шестой элемент И, седьмой элемент И, восьмой элемент И, девятый элемент И, десятый элемент И, одиннадцатый элемент И, двенадцатый элемент И, первый элемент ИЛИ, второй элемент ИЛИ, третий элемент ИЛИ, четвертый элемент ИЛИ, информационные входы, вход управляющего сигнала сдвиг вправо, вход управляющего сигнала сдвиг влево, вход, разрешающий считывание выходной информации, выходы схемы формирования поправки при выполнении операции сдвига, четвертый разряд информационных входов подключен к первому входу первого элемента неравнозначности и к первому входу первого элемента И, выход которого подключен к первому входу первого элемента ИЛИ, третий разряд информационных входов подключен к первому входу второго элемента неравнозначности и к второму входу первого элемента неравнозначности, выход которого подключен к первому входу второго элемента И и к первому входу пятого элемента И, второй разряд информационных входов подключен к первому входу третьего элемента неравнозначности и к второму входу второго элемента неравнозначности, выход которого подключен к первому входу третьего элемента И и к первому входу шестого элемента И, первый разряд информационных входов подключен к первому входу восьмого элемента И и к второму входу третьего элемента неравнозначности, выход которого подключен к первому входу четвертого элемента И и к первому входу седьмого элемента И, вход управляющего сигнала "сдвиг вправо" подключен к вторым входам с первого по четвертый элементов И, вход управляющего сигнала "сдвиг влево" подключен к вторым входам с пятого по шестой элементов И, выходы второго, третьего и четвертого элементов И подключены соответственно к первым входам второго, третьего и четвертого элементов ИЛИ, выходы пятого, шестого, седьмого и восьмого элементов И подключены соответственно к вторым входам первого, второго, третьего и четвертого элементов ИЛИ, выходы которых подключены к первым входам девятого, десятого, одиннадцатого и двенадцатого элементов И, вторые входы которых подключены к входу, разрешающему считывание выходной информации, выходы с девятого по двенадцатый элементов И являются выходами схемы формирования поправки при выполнении операции сдвига.

6. Способ построения отказоустойчивого процессора повышенной достоверности функционирования по п.1, отличающийся тем, что функциональная схема формирования поправки при выполнении логической операции ИЛИ содержит первый элемент И, второй элемент И, третий элемент И, четвертый элемент И, пятый элемент И, шестой элемент И, седьмой элемент И, восьмой элемент И, информационные входы, вход, разрешающий считывание выходной информации, информационные выходы функциональной схемы формирования поправки при выполнении логической операции ИЛИ, первые разряды операндов информационных входов подключены к входам первого элемента И, выход которого подключен к первому входу пятого элемента И, вторые разряды операндов информационных входов подключены к входам второго элемента И, выход которого подключен к входу шестого элемента И, третьи разряды операндов информационных входов подключены к входам третьего элемента И, выход которого подключен к первому входу седьмого элемента И, четвертые разряды операндов информационных входов подключены к входам четвертого элемента И, выход которого подключен к первому входу восьмого элемента И, вход, разрешающий считывание выходной информации подключен к вторым входам с пятого по восьмой элементов И, выходы которых являются выходами функциональной схемы формирования поправки при выполнении логической операции ИЛИ.

7. Способ построения отказоустойчивого процессора повышенной достоверности функционирования по п.1, отличающийся тем, что функциональная схема формирования поправки при выполнении логической операции И содержит первый элемент ИЛИ, второй элемент ИЛИ, третий элемент ИЛИ, четвертый элемент ИЛИ, первый элемент И, второй элемент И, третий элемент И, четвертый элемент И, информационные входы, вход, разрешающий считывание выходной информации, информационные выходы функциональной схемы формирования поправки при выполнении логической операции И, первые разряды операндов информационных входов подключены к входам первого элемента ИЛИ, выход которого подключен к первому входу первого элемента И, вторые разряды операндов информационных входов подключены к входам второго элемента ИЛИ, выход которого подключен к первому входу второго элемента И, третьи разряды операндов информационных входов подключены к входам третьего элемента ИЛИ, выход которого подключен к входу третьего элемента И, четвертые разряды операндов информационных входов подключены к входам четвертого элемента ИЛИ, выход которого подключен к первому входу четвертого элемента И, вторые входы с первого по четвертый элементов И подключены к входу, разрешающему считывание выходной информации, а выходы являются информационными выходами функциональной схемы формирования поправки при выполнении логической операции И.

8. Способ построения отказоустойчивого процессора повышенной достоверности функционирования по п.1, отличающийся тем, что функциональная схема формирования поправки при выполнении логической операции НЕ, содержит первый элемент НЕ, второй элемент НЕ, третий элемент НЕ, четвертый элемент НЕ, первый элемент неравнозначности, второй элемент неравнозначности, третий элемент неравнозначности, четвертый элемент неравнозначности, первый элемент И, второй элемент И, третий элемент И, четвертый элемент И, пятый элемент И, шестой элемент И, информационные входы, вход, разрешающий считывание выходной информации, входы разрядов четности контрольных разрядов, информационные выходы функциональной схемы формирования поправки при выполнении логической операции НЕ, информационные входы подключены соответственно к входам с первого по четвертый элементов НЕ, выходы первого и второго элементов НЕ подключены к входам первого элемента неравнозначности, выход которого подключен к первому входу третьего элемента неравнозначности, выходы третьего и четвертого элементов НЕ подключены к входам второго элемента неравнозначности, выход которого подключен к первому входу четвертого элемента неравнозначности, вторые входы третьего и четвертого элементов неравнозначности подключены к входам разрядов четности контрольных разрядов, выходы третьего и четвертого элементов неравнозначности подключены соответственно к первым входам первого и второго элементов И, вторые входы которых подключены к входу, разрешающему считывание выходной информации, который подключен также к входам с третьего по шестой элементов И, выходы с первого по шестой элементов И являются информационными выходами функциональной схемы формирования поправки при выполнении логической операции НЕ.