RU2009102315A - Способ построения отказоустойчивого процессора - Google Patents

Abstract

1. Отказоустойчивый процессор, содержащий управляющий узел, операционный узел, первые входы управляющего узла является входами процессора, вторая группа входов управляющего узла подключена к первым выходам операционного узла, выходы управляющего узла подключены к первым входам операционного узла, вторые входы которого являются входами данных, а вторые выходы являются выходами данных, отличающийся тем, что он дополнительно содержит дешифратор кода операции, генератор тактовых импульсов, блок управления, первый коммутатор, второй коммутатор, третий коммутатор, счетчик команд, счетчик сдвигов, регистр адреса, регистр числа, регистр сумматора, регистр дополнительный, регистр дополнительного кода, сумматор, блок коррекции, блок логических операций, управляющую память, блок контроля, включающий формирователь поправки, который в свою очередь содержит функциональную схему формирования поправки при выполнении арифметических операций, функциональную схему формирования поправки при выполнении операции сдвига, функциональную схему формирования поправки при выполнении операции ИЛИ, функциональную схему формирования поправки при выполнении операции И, функциональную схему формирования поправки при выполнении операции НЕ, входы устройства обмена подключены к первому входу блока управления и к первым входам второго коммутатора, вторые входы которого подключены к выходам запоминающего устройства, первые выходы второго коммутатора поступают на вход устройства обмена, вторые выходы поступают на вход запоминающего устройства, а третьи выходы подключены соответственно к первым входам счетчика команд, счетчик

Claims (8)

1. Отказоустойчивый процессор, содержащий управляющий узел, операционный узел, первые входы управляющего узла является входами процессора, вторая группа входов управляющего узла подключена к первым выходам операционного узла, выходы управляющего узла подключены к первым входам операционного узла, вторые входы которого являются входами данных, а вторые выходы являются выходами данных, отличающийся тем, что он дополнительно содержит дешифратор кода операции, генератор тактовых импульсов, блок управления, первый коммутатор, второй коммутатор, третий коммутатор, счетчик команд, счетчик сдвигов, регистр адреса, регистр числа, регистр сумматора, регистр дополнительный, регистр дополнительного кода, сумматор, блок коррекции, блок логических операций, управляющую память, блок контроля, включающий формирователь поправки, который в свою очередь содержит функциональную схему формирования поправки при выполнении арифметических операций, функциональную схему формирования поправки при выполнении операции сдвига, функциональную схему формирования поправки при выполнении операции ИЛИ, функциональную схему формирования поправки при выполнении операции И, функциональную схему формирования поправки при выполнении операции НЕ, входы устройства обмена подключены к первому входу блока управления и к первым входам второго коммутатора, вторые входы которого подключены к выходам запоминающего устройства, первые выходы второго коммутатора поступают на вход устройства обмена, вторые выходы поступают на вход запоминающего устройства, а третьи выходы подключены соответственно к первым входам счетчика команд, счетчика сдвигов, регистра числа, регистра сумматора, регистра дополнительного, регистра дополнительного кода, к входам дешифратора кода операции, к вторым входам блока управления, к первому входу первого коммутатора первый выход которого подключен к первому входу регистра адреса, третий вход блока управления подключен к выходам дешифратора кода операции, четвертый вход подключен к выходам генератора тактовых импульсов, а пятый вход подключен к первому выходу управляющей памяти, первый выход блока управления подключен к входу управляющей памяти, выходы которой подключены к первым входам блока коррекции, второй выход блока управления подключен к второму входу первого коммутатора, вторые и третьи входы которого подключены соответственно к выходам регистра адреса и счетчика команд, а с второго выхода снимается адрес ячейки памяти запоминающего устройства, третий выход блока управления подключен соответственно к вторым входам блока коррекции, к вторым входам счетчика команд, счетчика сдвигов, регистра адреса, регистра числа, регистра сумматора, регистра дополнительного, регистра дополнительного кода, к первой группе входов третьего коммутатора и к третьей группе входов второго коммутатора и является выходом синхроимпульсов, первый выход блока коррекции подключен к четвертому входу второго коммутатора, а вторые, третьи, четвертые и пятые выходы блока коррекции подключены соответственно к третьим, четвертым пятым и шестым входам счетчика команд, счетчика сдвигов, регистра адреса, регистра числа, регистра сумматора, регистра дополнительного, регистра дополнительного кода, к первой группе входов третьего коммутатора, к третьей группе входов второго коммутатора, и являются выходам управляющих сигналов, сигналов считывания, сигналов записи, сигналов установки устройств в нулевое состояние, выходы регистра числа, регистра сумматора, регистра дополнительного, регистра дополнительного кода подключены к вторым входам третьего коммутатора и к пятым входам второго коммутатора, выход счетчика сдвигов подключен к шестым входам второго коммутатора, первые выходы третьего коммутатора подключены соответственно к входам сумматора и к первым входам блока контроля, выходы сумматора подключены к вторым входам блока контроля, вторые и третьи выходы третьего коммутатора подключены к третьим и четвертым входам блока контроля, выходы которого подключены к седьмым входам второго коммутатора.

2. Отказоустойчивый процессор по п.1, отличающийся тем, что блок коррекции содержит кодирующую схему, схему сравнения, первую группу элементов ИЛИ, вторую группу элементов ИЛИ, элемент НЕ, элемент И, формирователь вектора ошибки, корректор, дешифратор, первую группу элементов И, первые входы, вход разрешающий считывание выходной информации, выход «Отказ процессора», информационные выходы, выходы управляющей памяти подключены к первым входам корректора и к входам кодирующей схемы, выходы которой подключены к первым входам схемы сравнения, вторые входы схемы сравнения подключены к вторым выходам управляющей памяти, а выходы подключены к входам дешифратора и к входам первой группы элементов ИЛИ, выходы которой подключены к первому входу первого элемента И, выходы дешифратора подключены к входам формирователя вектора ошибки и к входам второй группы элементов ИЛИ, выход второй группы элементов ИЛИ через элемент НЕ подключен к второму входу элемента И выход которого является выходом «Отказ процессора», выходы формирователя вектора ошибки подключен к второму входу корректора, выходы которого подключены к первым входам первой группы элементов И, второй вход которого подключен к входу «считывание», а выходы являются информационными выходами блока коррекции.

3. Отказоустойчивый процессор по п.1, отличающийся тем, что блок контроля содержит блок контроля (фиг.3) содержит первую группу элементов неравнозначности, вторую группу элементов неравнозначности, третью группу элементов неравнозначности, первую группу элементов ИЛИ, вторую группу элементов ИЛИ, третью группу элементов ИЛИ, четвертую группу элементов ИЛИ, пятую группу элементов ИЛИ, шестую группу элементов ИЛИ, седьмую группу элементов ИЛИ, восьмую группу элементов ИЛИ, первую группу элементов И, вторую группу элементов И, третью группу элементов И, четвертую группу элементов И, пятую группу элементов И, шестую группу элементов И, седьмую группу элементов И, восьмую группу элементов И, девятую группу элементов И, элемент И, формирователь вектора ошибки, дешифратор, формирователь поправки, который содержит функциональную схему формирования поправки при выполнении арифметических операций, функциональную схему формирования поправки при выполнении операции сдвига, функциональную схему формирования поправки при выполнении операции ИЛИ, функциональную схему формирования поправки при выполнении операции И, функциональную схему формирования поправки при выполнении операции НЕ, корректор, первую кодирующую схему, вторую кодирующую схему, элемент НЕ, первые входы формирователя поправки, вторые входы формирователя поправки, первые выходы формирователя поправки (значения поправки при выполнении операций сдвига, И, ИЛИ, НЕ), вторые выходы формирователя поправки (значения поправки при выполнении арифметических операций), первые входы блока контроля (выходы сумматора) подключены к первым входам третьей группы элементов ИЛИ и к первым входам первой группы элементов И, выходы которой подключены к первым входам первой группы элементов ИЛИ, вторые входы подключены к первым входам третьей группы элементов И и к первым входам второй группы элементов И, выходы которой подключены к вторым входам третьей группы элементов ИЛИ и вторым входам первой группы элементов ИЛИ, третьи входы подключены к первым входам четвертой и пятой групп элементов И, четвертый вход подключен к второму входу второй группы элементов И, к второму входу первой группы элементов И, к первому входу восьмой группы элементов И, к вторым входам третьей, четвертой и пятой групп элементов И, к первому входу формирователя поправки, к первым входам шестой, седьмой, девятой групп элементов И и к первому входу формирователя вектора ошибки, выходы третьей группы элементов ИЛИ подключены к первым входам корректора, выходы которого подключены к вторым входам восьмой группы элементов И, выходы первой группы элементов ИЛИ подключены к входам второй кодирующей схемы, выходы которой подключены к вторым входа корректора и к первым входам третьей группы элементов неравнозначности, выходы третьей группы элементов И подключены к вторым входам формирователя поправки, первые выходы которого подключены к входам второй группы элементов ИЛИ, выходы четвертой группы элементов И подключены к первым входам четвертой группы элементов ИЛИ, выходы которой подключены к первым входам второй группы элементов неравнозначности, выходы пятой группы элементов И подключены к входам первой группы элементов неравнозначности, выходы которой подключены к вторым входам девятой группы элементов И и к вторым входам шестой группы элементов И, выходы которой подключены к первым входам пятой группы элементов ИЛИ, выходы девятой группы элементов И подключены к вторым входам четвертой группы элементов ИЛИ, выходы второй группы элементов ИЛИ подключен к входам первой кодирующей схемы выходы которой подключены к вторым входам седьмой группы элементов И, выходы седьмой группы элементов И подключены к первым входам восьмой группы элементов ИЛИ, вторые выходы формирователя поправки подключены к вторым входам восьмой группы элементов ИЛИ, выходы которой подключены к вторым входам второй группы элементов неравнозначности выходы которой, в свою очередь, подключены к вторым входам пятой группы элементов ИЛИ, выходы пятой группы элементов ИЛИ подключены к вторым входам третьей группы элементов неравнозначности, выходы которой подключены к входам дешифратора и к входам шестой группы элементов ИЛИ, выход которой подключен к первому входу элемента И, выход дешифратора подключен к входу формирователя вектора ошибки и к входам седьмой группы элементов ИЛИ, выход которой через элемент НЕ подключен к второму входу элемента И и является выходом «корректируемая ошибка», выходы формирователя вектора ошибки подключены к третьим входам корректора, выходы восьмой группы элементов И являются информационными выходами блока контроля, выход элемента И является выходом «отказ процессора».

4. Отказоустойчивый процессор по п.1, отличающийся тем, что функциональная схема формирования поправки при выполнении арифметических операций содержит функциональную схема формирования поправки при выполнении арифметических операций (фиг.4) содержит первый элемент И, второй элемент И, третий элемент И, четвертый элемент И, пятый элемент И, шестой элемент И, седьмой элемент И, восьмой элемент И, блок элементов И, первый элемент ИЛИ, второй элемент ИЛИ, третий элемент ИЛИ, четвертый элемент ИЛИ, пятый элемент ИЛИ, шестой элемент ИЛИ, седьмой элемент ИЛИ, восьмой элемент ИЛИ, блок регистров, группу элементов неравнозначности, информационные входы, вход разрешающий считывание выходной информации, информационные выходы, вход переноса из младшего полубайта подключен к первым входам пятого элемента И и блока регистров, входы младших информационных разрядов подключены к входам первого элемента И и первого элемента ИЛИ, выход которого подключен к второму входу пятого элемента И, выход первого элемента И подключен к первому входу пятого элемента ИЛИ, второй вход которого подключен к выходу пятого элемента И, а выход подключен к первому входу шестого элемента И и к второму входу блока регистров, входы вторых информационных разрядов подключены к входам второго элемента И и к входам второго элемента ИЛИ, выход которого подключен к второму входу шестого элемента И, выход шестого элемента И подключен к первому входу шестого элемента ИЛИ, второй вход которого подключен к выходу второго элемента И, третьи информационные входы подключены к входам третьего элемента И и к входам третьего элемента ИЛИ, выход которого подключен к первому входу седьмого элемента И, выход шестого элемента ИЛИ подключен к третьему входу блока регистров и к второму входу седьмого элемента И, выход которого подключен к первому входу седьмого элемента ИЛИ, выход третьего элемента И подключен к второму входу седьмого элемента ИЛИ, выход которого подключен четвертому входу блока регистров и к первому входу восьмого элемента И, четвертые разряды информационных входов подключены к входам четвертого элемента И и к входам четвертого элемента ИЛИ, выход которого подключен к первому входу восьмого элемента ИЛИ, выход четвертого элемента И подключен к второму входу восьмого элемента ИЛИ, выход которого является выходам переноса в старший полубайт информации, выходы блока регистров подключены к входам блока элементов неравнозначности, выходы которого подключены к первым входам блока элемента И, второй вход блока элемента И подключен к входу «считывание», а выходы является выходами функциональной схемы формирования поправки при выполнении арифметических операций.

5. Отказоустойчивый процессор по п.1, отличающийся тем, что функциональная схема формирования поправки при выполнении операции сдвига содержит первый элемент неравнозначности, второй элемент неравнозначности, третий элемент неравнозначности, четвертый элемент неравнозначности, пятый элемент неравнозначности, первый элемент И, второй элемент И, третий элемент И, четвертый элемент И, пятый элемент И, шестой элемент И, седьмой элемент И, восьмой элемент И, девятый элемент И, десятый элемент И, одиннадцатый элемент И, двенадцатый элемент И, первый элемент ИЛИ, второй элемент ИЛИ, третий элемент ИЛИ, четвертый элемент ИЛИ, информационные входы, вход управляющего сигнала сдвиг вправо, вход управляющего сигнала сдвиг влево, вход разрешающий считывание выходной информации, выходы схемы формирования поправки при выполнении операции сдвига, четвертый информационный разряд подключен к первым входам первого и второго элементов неравнозначности, информационный разряд младшего разряда старшего полубайта информации подключен к второму входу первого элемента неравнозначности, выход которого подключен к первому входу первого элемента И, третий информационный разряд подключен к первому входу третьего элемента неравнозначности и к второму входу второго элемента неравнозначности, выход которого подключен к первым входам второго и пятого элементов И, вход второго информационного разряда подключен к первому входу четвертого элемента неравнозначности и к второму входу третьего элемента неравнозначности, выход которого подключен к первым входам третьего и шестого элементов И, вход первого информационного разряда подключен к первому входу пятого элемента неравнозначности и к второму входу четвертого элемента неравнозначности, выход которого подключен к первым входам четвертого и седьмого элементов И, второй вход пятого элемента неравнозначности подключен к выходу старшего разряда младшего полубайта информации, а выход подключен к первому входу восьмого элемента И, вторые входы с первого по четвертый элементов И подключены к входу «сдвиг вправо», вторые входы с пятого по восьмой элементов И подключены к входу «сдвиг влево», выходы с первого по четвертый элементов И подключены соответственно к первым входам с первого по четвертый элементов ИЛИ, вторые входы которых подключены соответственно к выходам с пятого по восьмой элементов И, выходы с первого по четвертый элементов ИЛИ подключены соответственно к первым входам с девятого по двенадцатый элементов И, вторые входы которых подключены к входу «считывание», а выходы являются выходами функциональной схемы формирования поправки при выполнении операции сдвига.

6. Отказоустойчивый процессор по п.1, отличающийся тем, что функциональная схема формирования поправки при выполнении логической операции ИЛИ содержит первый элемент И, второй элемент И, третий элемент И, четвертый элемент И, пятый элемент И, шестой элемент И, седьмой элемент И, восьмой элемент И, информационные входы, вход разрешающий считывание выходной информации, информационные выходы функциональной схемы формирования поправки при выполнении логической операции ИЛИ, первые разряды операндов информационных входов подключены к входам первого элемента И, выход которого подключен к первому входу пятого элемента И, вторые разряды операндов информационных входов подключены к входам второго элемента И, выход которого подключен к входу шестого элемента И, третьи разряды операндов информационных входов подключены к входам третьего элемента И, выход которого подключен к первому входу седьмого элемента И, четвертые разряды операндов информационных входов подключены к входам четвертого элемента И, выход которого подключен к первому входу восьмого элемента И, вход разрешающий считывание выходной информации подключен к вторым входам с пятого по восьмой элементов И, выходы которых являются выходами функциональной схемы формирования поправки при выполнении логической операции ИЛИ.

7. Отказоустойчивый процессор по п.1, отличающийся тем, что функциональная схема формирования поправки при выполнении логической операции И содержит первый элемент ИЛИ, второй элемент ИЛИ, третий элемент ИЛИ, четвертый элемент ИЛИ, первый элемент И, второй элемент И, третий элемент И, четвертый элемент И, информационные входы, вход разрешающий считывание выходной информации, информационные выходы функциональной схемы формирования поправки при выполнении логической операции И, первые разряды операндов информационных входов подключены к входам первого элемента ИЛИ, выход которого подключен к первому входу первого элемента И, вторые разряды операндов информационных входов подключены к входам второго элемента ИЛИ, выход которого подключен к первому входу второго элемента И, третьи разряды операндов информационных входов подключены к входам третьего элемента ИЛИ, выход которого подключен к входу третьего элемента И, четвертые разряды операндов информационных входов подключены к входам четвертого элемента ИЛИ, выход которого подключен к первому входу четвертого элемента И, вторые входы с первого по четвертый элементов И подключены к входу разрешающему считывание выходной информации, а выходы являются информационными выходами функциональной схемы формирования поправки при выполнении логической операции И.

8. Отказоустойчивый процессор по п.1, отличающийся тем, что функциональная схема формирования поправки при выполнении логической операции НЕ, содержит первый элемент И, второй элемент И, третий элемент И, четвертый элемент И, вход разрешающий считывание выходной информации, информационные выходы функциональной схемы формирования поправки при выполнении логической операции НЕ, вход считывание подключен к первым и вторым входам с первого по четвертый элементов И, выходы которых являются информационными выходами функциональной схемы формирования поправки при выполнении логической операции НЕ.