WO2022107670A1 - 半導体回路 - Google Patents

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WO2022107670A1
WO2022107670A1 PCT/JP2021/041395 JP2021041395W WO2022107670A1 WO 2022107670 A1 WO2022107670 A1 WO 2022107670A1 JP 2021041395 W JP2021041395 W JP 2021041395W WO 2022107670 A1 WO2022107670 A1 WO 2022107670A1
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data
latch circuits
slave latch
bit
semiconductor circuit
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塁 阪井
泰夫 神田
雅博 瀬上
啓三 平賀
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ソニーセミコンダクタソリューションズ株式会社
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    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits

Definitions

  • This disclosure relates to semiconductor circuits.
  • Electronic devices are desired to have low power consumption from the viewpoint of ecology.
  • a technique called power gating in which power consumption is reduced by selectively stopping power supply to some circuits, is often used.
  • power gating in which power consumption is reduced by selectively stopping power supply to some circuits, is often used.
  • the circuit returns to the operating state before the power supply is stopped immediately after the power supply is restarted.
  • One of the methods for realizing such a recovery operation in a short time is a method of incorporating a non-volatile memory in the circuit.
  • the non-volatile memory include a magnetic tunnel junction (MTJ) element and the like.
  • the semiconductor circuit having a built-in non-volatile memory is disclosed in, for example, the following Patent Documents 1 and 2.
  • the semiconductor circuit according to one aspect of the present disclosure includes a non-volatile latch circuit that stores k-bit data and m-bit error correction data for k-bit data.
  • the semiconductor circuit according to one aspect of the present disclosure is provided with a non-volatile latch circuit that stores k-bit data and m-bit error correction data for k-bit data.
  • FIG. 1 shows an example of a functional block of the semiconductor circuit 1 according to the first embodiment of the present disclosure.
  • the semiconductor circuit 1 is a circuit that stores information.
  • data reading / writing is controlled by a control unit.
  • the control unit writes information to the semiconductor circuit 1 based on, for example, a write command and write data supplied from the outside, and reads information from the semiconductor circuit 1 based on a read command supplied from the outside.
  • the control unit controls the power supply to the semiconductor circuit 1 by turning on / off the power supply transistor, for example.
  • the control unit turns on the power supply transistor and supplies the power supply voltage to the semiconductor circuit 1.
  • the control unit turns off the power supply transistor. In the semiconductor circuit 1, power consumption can be reduced by such power gating.
  • the semiconductor circuit 1 includes k first FF (Flip Flop) circuits 10 (10 (0), 10 (1), ..., 10 (k-1)) and m.
  • the second FF circuit 20 (20 (0), 20 (1), ..., 20 (m-1)) is provided.
  • the semiconductor circuit 1 further includes, for example, an ECC (Error-Correcting Code) encoder 30, an ECC decoder 40, and an output circuit 50, as shown in FIG.
  • ECC Error-Correcting Code
  • K-bit data D [k-1: 0] is input to the ECC encoder 30.
  • the k-bit data D [k-1: 0] is data input to the semiconductor circuit 1 from the outside.
  • the ECC encoder 30 encodes the input k-bit data D [k-1: 0].
  • the ECC encoder 30 generates m-bit ECC parity data Dp [m-1: 0] based on k-bit data D [k-1: 0].
  • the m-bit ECC parity data Dp [m-1: 0] is m-bit error correction data for the k-bit data D [k-1: 0].
  • the ECC encoder 30 outputs the generated n-bit data signal Din [n-1: 0] to the k first FF circuits 10 and the m second FF circuits 20. Specifically, the ECC encoder 30 outputs the k-bit data signal Din [k-1: 0] to the k first FF circuits 10, and the m-bit data signal Din [n-1: k] is m. Output to the second FF circuit 20.
  • a k-bit data signal Din [k-1: 0], a clock signal CLK, and a control signal SR are input to the k first FF circuits 10.
  • the k first FF circuits 10 store the input k-bit data signal Din [k-1: 0].
  • a 1-bit data signal, a clock signal CLK, and a control signal SR of the k-bit data signal Din [k-1: 0] are input to each first FF circuit 10.
  • Each first FF circuit 10 stores a 1-bit data signal of the k-bit data signal Din [k-1: 0]. From the k first FF circuits 10, k-bit data (data signal Dout [k-1: 0]) is output to the ECC decoder 40.
  • a 1-bit data signal of the k-bit data signal Dout [k-1: 0] is output.
  • the clock signal CLK is a signal for controlling the operation of the first FF circuit 10.
  • the control signal SR is a signal for controlling the data store and the data restore.
  • the first FF circuit 10 samples data at the rising timing of the clock signal CLK, and holds the data in a period other than that timing.
  • the first FF circuit 10 has, for example, a master latch circuit 10M and a slave latch circuit 10S, as shown in FIG.
  • the master latch circuit 10M holds or transmits data based on the clock signal CLK.
  • the master latch circuit 10M executes a predetermined logical operation on the clock signal CLK and the data signal. Based on the execution result of the logical operation, the master latch circuit 10M holds the data signal captured in the latch when the clock signal CLK is high level Hi, and outputs the data signal to the slave latch circuit 10S as an output signal QM. On the other hand, when the clock signal CLK is low level Lo, the master latch circuit 10M transmits the data signal and outputs the output signal QM to the slave latch circuit 10S.
  • the slave latch circuit 10S has a SRAM (Static Random Access Memory) circuit that holds or transmits data based on the clock signal CLK.
  • the SRAM circuit stores one bit of data by positive feedback.
  • the slave latch circuit 10S executes a predetermined logical operation on the clock signal CLK and the output signal QM.
  • the slave latch circuit 10S is based on the execution result of the logic calculation, and when the clock signal CLK is high level Hi, the signal transmitted through the output signal QM (output signal QS1) and the signal inverted from the output signal QM (output signal QS2). Is output to the ECC decoder 40.
  • the slave latch circuit 10S holds the output signal QS captured in the latch and outputs the output signals QS1 and QS2 to the ECC decoder 40.
  • the m-bit data signal Din [n-1: k], the clock signal CLK, and the control signal SR are input to the m second FF circuits 20.
  • the m-bit data signal Din [n-1: k] is m-bit error correction data for k-bit data D [k-1: 0] (m-bit ECC parity data Dp [m-1: 0]). Is.
  • the m second FF circuits 20 store the input m-bit data signal Din [n-1: k].
  • a 1-bit data signal, a clock signal CLK, and a control signal SR of the m-bit data signal Din [n-1: k] are input to each second FF circuit 20.
  • Each second FF circuit 20 stores a 1-bit data signal of the m-bit data signal Din [n-1: k]. From the m second FF circuits 20, m-bit data (data signal Dout [n-1: k]) is output to the ECC decoder 40. From each second FF circuit 20, a data signal of 1 bit of the m-bit data signal Dout [n-1: k] is output.
  • the clock signal CLK is a signal for controlling the operation of the second FF circuit 20.
  • the second FF circuit 20 samples the data at the rising timing of the clock signal CLK, and holds the data in a period other than that timing.
  • the second FF circuit 20 has, for example, a master latch circuit 20M and a slave latch circuit 20S, as shown in FIG.
  • the master latch circuit 20M holds or transmits data based on the clock signal CLK.
  • the master latch circuit 20M executes a predetermined logical operation on the clock signal CLK and the data signal. Based on the execution result of the logical operation, the master latch circuit 20M holds the data signal captured in the latch when the clock signal CLK is high level Hi, and outputs the data signal to the slave latch circuit 20S as an output signal QM. On the other hand, when the clock signal CLK is low level Lo, the master latch circuit 20M transmits the data signal and outputs the output signal QM to the slave latch circuit 20S.
  • the slave latch circuit 20S has a SRAM circuit that holds or transmits data based on the clock signal CLK.
  • the slave latch circuit 20S executes a predetermined logical operation on the clock signal CLK and the output signal QM.
  • the slave latch circuit 10S outputs a signal (output signal QS2) in which the output signal QM is inverted to the ECC decoder 40 when the clock signal CLK is high level Hi based on the execution result of the logical operation.
  • the slave latch circuit 20S holds the output signal QM captured in the latch and outputs the output signal QS2 to the ECC decoder 40.
  • the slave latch circuits 10S and 20S have, for example, a transfer transistor Tr1 and a storage element MC1 as shown in FIGS. 2 and 3.
  • the storage element MC1 is connected to the node N1 to which the wiring to which the output signal QS2 is output is connected via the transfer transistor Tr1.
  • the node N1 corresponds to the previous stage portion in the SRAM circuit.
  • the transfer transistor Tr1 is a transistor that turns on and off based on the control signal SR.
  • the storage element MC1 holds the data of the node N1 (store). The data held in the storage element MC1 is transferred to the node N1 via the transfer transistor Tr1 (restoration).
  • the slave latch circuits 10S and 20S further include, for example, a transfer transistor Tr2 and a storage element MC2 as shown in FIGS. 2 and 3.
  • the storage element MC2 is connected to the node N2 to which the wiring to which the output signal QS1 is output is connected via the transfer transistor Tr2.
  • the node N2 corresponds to the latter part of the SRAM circuit.
  • the transfer transistor Tr2 is a transistor that turns on and off based on the control signal SR.
  • the storage element MC2 holds the data of the node N2 (store). The data held in the storage element MC2 is transferred to the node N2 via the transfer transistor Tr2 (restoration). That is, the slave latch circuits 10S and 20S are non-volatile slave latch circuits capable of storing the data of the nodes N1 and N2 and restoring the stored data to the nodes N1 and N2.
  • the storage elements MC1 and MC2 are non-volatile memories, and in this example, the spin injection magnetization reversal type (STT; Spin Transfer Torque) that stores information by changing the direction of the magnetization of the free layer by spin injection. It is a magnetic tunnel junction (MTJ) element.
  • STT spin injection magnetization reversal type
  • MTJ magnetic tunnel junction
  • the memory elements MC1 and MC2 have a pinned layer, a tunnel barrier layer, and a free layer.
  • the free layer is connected to the transfer transistors Tr1 and Tr2.
  • the pinned layer is connected to the control line CTRL. That is, the memory elements MC1 and MC2 have a so-called top pin structure in which a pinned layer, a tunnel barrier layer, and a free layer are laminated in this order.
  • the pinned layer is composed of a ferromagnet whose magnetization direction is fixed, for example, in the direction perpendicular to the film surface.
  • the free layer is composed of a ferromagnet whose magnetization direction changes, for example, in the direction perpendicular to the film surface, depending on the inflowing spin polarization current.
  • the tunnel barrier layer functions to break the magnetic bond between the pinned layer and the free layer and to carry the tunnel current.
  • the storage elements MC1 and MC2 for example, when a current is passed from the free layer to the pinned layer, polarized electrons having a moment (spin) in the same direction as the magnetization of the pinned layer are injected from the pinned layer to the free layer.
  • the direction of magnetization of the free layer is the same as the direction of magnetization of the pinned layer (parallel state).
  • the resistance value between both ends becomes low (low resistance state).
  • the resistance state changes between the high resistance state and the low resistance state by changing the magnetization direction of the free layer according to the direction in which the current flows.
  • the storage elements MC1 and MC2 can store information by setting the resistance state in this way.
  • transfer transistors Tr1 and Tr2 and storage elements MC1 and MC2 are provided in addition to the SRAM circuit.
  • the information stored in the SRAM circuit which is a volatile memory
  • the semiconductor circuit 1 can store the information stored in the storage elements MC1 and MC2 in the SRAM circuit by performing the restore operation immediately after the sleep operation.
  • the state of the semiconductor circuit 1 can be returned to the state before the power supply is stopped in a short time.
  • K-bit data (data signal Dout [k-1: 0]) is input to the ECC decoder 40 from the k first FF circuits 10, and m-bit data (data) is input from the m second FF circuits 20.
  • the signal Dout [n-1: k]) is input.
  • the ECC decoder 40 performs decoding using the input n-bit data (data signal Dout [n-1: 0]).
  • the ECC decoder 40 has k-bit data (data signal Dout [k]) in the data signal Dout [n-1: 0] excluding the m-bit ECC parity data (data signal Dout [n-1: k]). -1: 0]) is decoded using the m-bit ECC parity data (data signal Dout [n-1: k]).
  • the ECC decoder 40 outputs the k-bit data obtained by decoding as k-bit data D [k-1: 0] to the output circuit 50.
  • error correction code by decoding for example, various error correction codes such as a Hamming code, a BCH code, their expanded code (extended code), an odd weighted string code, an Hsiao code, and an RS code can be applied.
  • error correction codes such as a Hamming code, a BCH code, their expanded code (extended code), an odd weighted string code, an Hsiao code, and an RS code.
  • a Hamming code a BCH code
  • their expanded code extended code
  • an odd weighted string code an odd weighted string code
  • Hsiao code an RS code
  • the k-bit data D [k-1: 0] is input from the ECC decoder 40 to the output circuit 50.
  • the output circuit 50 outputs, for example, data obtained by inverting the input k-bit data D [k-1: 0] to the outside as output data Q [k-1: 0].
  • FIG. 4 shows an example of the timing chart of the store operation in the semiconductor circuit 1.
  • FIG. 5 shows an example of the timing chart of the restore operation in the semiconductor circuit 1.
  • k-bit data D [k-1: 0] is input to the semiconductor circuit 1
  • n-bit data (data signal Dout [n-1: 0]) obtained by ECC coding is input.
  • An example of storing in n-bit FF circuits (k first FF circuits 10 and m second FF circuits 20) is shown.
  • FIG. 5 shows an example of error correction by ECC decoding after restoration.
  • N1 [n-1: 0] is coded data input to the node N1 of n slave latch circuits (k slave latch circuits 10S and m slave latch circuits 20S). Is.
  • N2 [n-1: 0] is data input to the node N2 of n slave latch circuits (k slave latch circuits 10S and m slave latch circuits 20S).
  • N1 [n-1: 0] is inverted data.
  • Q [k-1: 0] is k-bit data output from the semiconductor circuit 1.
  • the suffixes in FIGS. 4 and 5 indicate a time series.
  • the k-bit data D [k-1: 0] input from the outside changes at the rising edge of the clock signal CLK.
  • the k master latch circuits 10M latch the k-bit data D [k-1: 0] at the rising edge of the signal in which the clock signal CLK is inverted.
  • the k-bit data latched by the k master latch circuits 10M becomes n-bit data (encoded data) by ECC coding.
  • N slave latch circuits (k slave latch circuits 10S and m slave latch circuits 20S) latch n-bit coded data N1 [n-1: 0] at the rising edge of the next clock signal CLK. ..
  • the n-bit coded data N1 [n-1: 0] latched by the n slave latch circuits becomes k-bit data Q [k-1: 0] (decoded data) by ECC decoding.
  • the k-bit data Q [k-1: 0] (decrypted data) is output to the outside.
  • the coded data is stored in the storage element MC1 by changing the resistance states of the storage elements MC1 and MC2 by the control signals SR and CTRL from the control unit, and the coded data is inverted in the storage element MC2.
  • the data (inverted data) is recorded, and the data is held in the storage elements 11 and 13 even after the power is turned off.
  • the restore operation after the power is turned on, the voltage of the nodes N1 and N2 is determined according to the resistance state of the storage elements MC1 and MC2 by the control signals SR and CTRL from the control unit. Encoded data is restored to node N1 and inverted data is restored to node N2.
  • the data restored to the node N1 may be different from the data at the time of storage due to a defect or recording state of the storage elements MC1 and MC2.
  • ECC decoding is performed on the restored n-bit data to obtain k-bit data in which the error is corrected.
  • FIGS. 4 and 5 ECC coding and ECC decoding are assumed to be completed within one clock cycle.
  • FIG. 6 shows an example of a timing chart for one bit in the store operation shown in FIG.
  • FIG. 7 shows an example of a timing chart for one bit in the restore operation shown in FIG.
  • the store operation data is stored in the storage elements MC1 and MC2 by changing the resistance state of the storage elements MC1 and MC2 by the voltage of the nodes N1 and N2.
  • the restore operation the voltage of the nodes N1 and N2 is determined according to the resistance state of the storage elements MC1 and MC2.
  • k first FF circuits 10 and m second FF circuits 20 for storing k-bit data and m-bit error correction data for k-bit data are provided.
  • k first FF circuits 10 and m second FF circuits 20 for storing k-bit data and m-bit error correction data for k-bit data are provided.
  • the first FF circuit 10 composed of k master latch circuits 10M and k slave latch circuits 10S, and m master latch circuits 20M and m slave latch circuits 20S are configured.
  • a second FF circuit 20 is provided.
  • the k slave latch circuits 10S store k-bit data
  • the m slave latch circuits 20S store m-bit error correction data.
  • the ECC encoder 30 that generates m-bit error correction data is provided, and the m-bit error correction data generated by the ECC encoder 30 is stored in the m slave latch circuits 20S. To. As a result, even if the stored data becomes erroneous data for some reason, it is possible to return to the operating state before the power supply is stopped with the correct data by error correction. Therefore, it is possible to provide the semiconductor circuit 1 having high error tolerance.
  • an ECC decoder is provided that decodes the k-bit data output from the k slave latch circuits 10S by using the m-bit error correction data output from the m slave latch circuits 20S. ing.
  • the slave latch circuits 10S and 20S are provided with non-volatile storage elements MC1 and MC2 for holding 1-bit data.
  • the storage elements MC1 and MC2 becomes erroneous data for some reason, it is possible to return to the operating state before the power supply is stopped with the correct data by error correction. It is possible. Therefore, it is possible to provide the semiconductor circuit 1 having high error tolerance.
  • FIG. 8 shows an example of a functional block of the semiconductor circuit 2 according to the second embodiment of the present disclosure.
  • the semiconductor circuit 2 is a circuit that stores information.
  • data reading / writing is controlled by a control unit.
  • the control unit writes information to the semiconductor circuit 2 based on, for example, a write command and write data supplied from the outside, and reads information from the semiconductor circuit 2 based on a read command supplied from the outside.
  • the control unit controls the power supply to the semiconductor circuit 2 by turning on / off the power supply transistor, for example.
  • the control unit turns on the power supply transistor and supplies the power supply voltage to the semiconductor circuit 2.
  • the control unit turns off the power supply transistor. In the semiconductor circuit 2, power consumption can be reduced by such power gating.
  • the semiconductor circuit 2 includes, for example, k first FF circuits 10 and m slave latch circuits 20S, as shown in FIG.
  • the semiconductor circuit 2 further includes, for example, an ECC encoder 30, an ECC decoder 40, and an output circuit 50, as shown in FIG. That is, the semiconductor circuit 2 has a circuit configuration in which the m master latch circuits 20M are omitted in the semiconductor circuit 1.
  • the ECC encoder 30 is provided between the k master latch circuits 10M and the k slave latch circuits 10S. In the present embodiment, the output terminals of the ECC encoder 30 are further directly connected to the input terminals of the m slave latch circuits 20S.
  • the ECC encoder 30 has an output terminal of the master latch circuit 10M (1) and an input terminal of the three slave latch circuits 10S (1), 20S (1), 20S (2). It consists of wiring that connects to and from each other.
  • the ECC decoder 40 has three adders and one AND circuit. The first adder inputs the first signal obtained by adding the outputs of the slave latch circuits 10S (1) and 20S (1) to one input terminal of the AND circuit.
  • the second adder inputs the second signal obtained by adding the outputs of the slave latch circuits 10S (1) and 20S (2) to the other input terminal of the AND circuit.
  • the AND circuit produces a logical product of the first signal and the second signal.
  • the third adder outputs the signal obtained by adding the logical product generated by the AND circuit and the output of the slave latch circuit 10S (1) to the output circuit 50.
  • an error is made. It is corrected and the correct data is output.
  • the ECC encoder 30 has four master latch circuits 10M (10M (0), 10M (1), 10M (2), 10M (3)) output terminals and four. It has a wiring for connecting to the input terminals of the slave latch circuit 10S (10S (0), 10S (1), 10S (2), 10S (3)) of the above.
  • the ECC encoder 30 further has three adders.
  • the first adder uses the slave latch circuit 20S (0) as a signal obtained by adding the outputs of three master latch circuits 10M (10M (0), 10M (1), 10M (2)). Output to.
  • the second adder uses the signal obtained by adding the outputs of the three master latch circuits 10M (10M (1), 10M (2), 10M (3)) to the slave latch circuit 20S (1). Output to.
  • the third adder uses the slave latch circuit 20S (2) to input the signal obtained by adding the outputs of the three master latch circuits 10M (10M (0), 10M (2), 10M (3)). Output to.
  • the ECC decoder 40 includes seven adders, three inverter circuits, and four AND circuits.
  • the first adder uses the first signal obtained by adding the outputs of the slave latch circuits 10S (0), 10S (1), 10S (2), and 20S (0) as the first inverter circuit. And input to the second, third and fourth AND circuits.
  • the second adder uses the second signal obtained by adding the outputs of the slave latch circuits 10S (1), 10S (2), 10S (3), and 20S (1) as the second inverter circuit. And input to the first, second and third AND circuits.
  • the third adder uses the third signal obtained by adding the outputs of the slave latch circuits 10S (0), 10S (2), 10S (3), and 20S (2) as the third inverter circuit. And input to the first, second and fourth AND circuits.
  • the first inverter circuit inputs a signal obtained by inverting the first signal (first inverted signal) to the first AND circuit.
  • the second inverter circuit inputs a signal obtained by inverting the second signal (second inverted signal) to the fourth AND circuit.
  • the third inverter circuit inputs a signal obtained by inverting the third signal (third inverted signal) to the third AND circuit.
  • the first AND circuit inputs the AND of the second signal, the third signal and the first inverting signal to the fourth adder.
  • the second AND circuit inputs the AND of the first signal, the second signal and the third signal to the fifth adder.
  • the third AND circuit inputs the AND of the first signal, the second signal and the third inverted signal to the sixth adder.
  • the fourth AND circuit inputs the AND of the first signal, the second inverted signal and the third signal to the seventh adder.
  • the fourth adder outputs a signal obtained by adding the output of the slave latch circuit 10S (3) and the output of the first AND circuit to the output circuit 50.
  • the fifth adder outputs a signal obtained by adding the output of the slave latch circuit 10S (2) and the output of the second AND circuit to the output circuit 50.
  • the sixth adder outputs a signal obtained by adding the output of the slave latch circuit 10S (1) and the output of the third AND circuit to the output circuit 50.
  • the seventh adder outputs a signal obtained by adding the output of the slave latch circuit 10S (0) and the output of the fourth AND circuit to the output circuit 50.
  • the output circuit 50 outputs a signal obtained by inverting the signal input from the ECC decoder 40 to the outside as an output signal Q.
  • k first FF circuits 10 and m slave latch circuits 20S for latching k-bit data and m-bit error correction data for k-bit data are provided.
  • k first FF circuits 10 and m slave latch circuits 20S for latching k-bit data and m-bit error correction data for k-bit data are provided.
  • the first FF circuit 10 composed of k master latch circuits 10M and k slave latch circuits 10S, and m slave latch circuits 20S are provided.
  • the k slave latch circuits 20S store k-bit data
  • the m slave latch circuits 20S store m-bit error correction data.
  • the ECC encoder 30 that generates m-bit error correction data is provided, and the m-bit error correction data generated by the ECC encoder 30 is stored in the m slave latch circuits 20S. To. As a result, even if the stored data becomes erroneous data for some reason, it is possible to return to the operating state before the power supply is stopped with the correct data by error correction. Therefore, it is possible to provide the semiconductor circuit 2 having high error tolerance.
  • the ECC decoder 40 is provided to decode the k-bit data output from the k slave latch circuits 10S by using the m-bit error correction data output from the m slave latch circuits 20S. Has been done. As a result, even if the stored data becomes erroneous data for some reason, it is possible to return to the operating state before the power supply is stopped with the correct data by error correction. Therefore, it is possible to provide the semiconductor circuit 2 having high error tolerance.
  • the slave latch circuits 10S and 20S are provided with non-volatile storage elements MC1 and MC2 for holding 1-bit data.
  • the storage elements MC1 and MC2 becomes erroneous data for some reason, it is possible to return to the operating state before the power supply is stopped with the correct data by error correction. It is possible. Therefore, it is possible to provide the semiconductor circuit 2 having high error tolerance.
  • FIG. 11 shows an example of a functional block of the semiconductor circuit 3 according to the third embodiment of the present disclosure.
  • the semiconductor circuit 3 is a circuit that stores information.
  • data reading / writing is controlled by a control unit.
  • the control unit writes information to the semiconductor circuit 3 based on, for example, a write command and write data supplied from the outside, and reads information from the semiconductor circuit 3 based on a read command supplied from the outside.
  • the control unit controls the power supply to the semiconductor circuit 3 by turning on / off the power supply transistor, for example.
  • the power supply transistor is turned on and the power supply voltage is supplied to the semiconductor circuit 3.
  • the control unit turns off the power supply transistor. In the semiconductor circuit 3, power consumption can be reduced by such power gating.
  • the semiconductor circuit 3 includes, for example, k FF circuits 60 (60 (0), 60 (1), ..., 60 (k-1)) and m slave latch circuits 70S, as shown in FIG. (70S (0), 70S (1), ..., 70S (m-1)).
  • the semiconductor circuit 3 further includes, for example, an ECC encoder 80, an ECC decoder 90, and an output circuit 50, as shown in FIG.
  • a k-bit data signal Din [k-1: 0], a clock signal CLK, and a control signal SR are input to the k FF circuits 60.
  • a 1-bit data signal, a clock signal CLK, and a control signal SR of the k-bit data signal Din [k-1: 0] are input to each FF circuit 60.
  • k-bit data data signal Dout [k-1: 0]
  • the clock signal CLK is a signal for controlling the operation of the FF circuit 60.
  • the control signal SR is a signal for controlling the data store and the data restore.
  • the FF circuit 60 samples data at the rising timing of the clock signal CLK, and holds the data in a period other than that timing.
  • the FF circuit 60 has, for example, a master latch circuit 60M and a slave latch circuit 60S, as shown in FIG.
  • the master latch circuit 60M holds or transmits data based on the clock signal CLK.
  • the master latch circuit 60M executes a predetermined logical operation on the clock signal CLK and the data signal. Based on the execution result of the logical operation, the master latch circuit 60M holds the data signal captured in the latch when the clock signal CLK is high level Hi, and outputs the output signal QM to the slave latch circuit 10S and the ECC encoder 80. .. On the other hand, when the clock signal CLK is low level Lo, the master latch circuit 60M transmits the data signal and outputs it as an output signal QM to the slave latch circuit 60S and the ECC encoder 80.
  • the slave latch circuit 60S has a SRAM circuit that holds or transmits data based on the clock signal CLK.
  • the slave latch circuit 60S executes a predetermined logical operation on the clock signal CLK and the output signal QM.
  • the slave latch circuit 60S outputs a signal (output signal QS2) in which the output signal QM is inverted to the ECC decoder 40 and the output circuit 50 when the clock signal CLK is high level Hi based on the execution result of the logical operation.
  • the slave latch circuit 60S holds the output signal QS captured in the latch and outputs the output signal QS2 to the ECC decoder 40 and the output circuit 50.
  • a k-bit output signal QM (data D [k-1: 0]) is input to the ECC encoder 80.
  • the ECC encoder 80 encodes the input output signal QM (data D [k-1: 0]).
  • the ECC encoder 80 generates m-bit ECC parity data based on the output signal QM (data D [k-1: 0]).
  • the ECC encoder 80 outputs the generated m-bit ECC parity data Dp [m-1: 0] to m slave latch circuits 70S.
  • m-bit ECC parity data Dp [m-1: 0] are input to the m slave latch circuits 70S.
  • a 1-bit data signal, a clock signal CLK, and a control signal SR of the m-bit ECC parity data Dp [m-1: 0] are input to each slave latch circuit 70S.
  • m-bit ECC parity data Dp [m-1: 0] is output to the ECC decoder 90 as a data signal Dout [n-1: k].
  • a data signal of 1 bit of the m-bit data signal Dout [n-1: k] is output.
  • the clock signal CLK is a signal for controlling the operation of the slave latch circuit 70S.
  • the slave latch circuit 70S samples data at the rising timing of the clock signal CLK, and holds the data in a period other than that timing.
  • the slave latch circuits 60S and 70S have, for example, a transfer transistor Tr1 and a storage element MC1 as shown in FIGS. 12 and 13.
  • the storage element MC1 is connected to the node N1 via the transfer transistor Tr1.
  • the transfer transistor Tr1 is a transistor that turns on and off based on the control signal SR.
  • the slave latch circuits 60S and 70S further include a transfer transistor Tr2 and a storage element MC2, for example, as shown in FIGS. 12 and 13.
  • the storage element MC2 is connected to the node N2 via the transfer transistor Tr2.
  • the transfer transistor Tr2 is a transistor that turns on and off based on the control signal SR.
  • transfer transistors Tr1 and Tr2 and storage elements MC1 and MC2 are provided in addition to the SRAM circuit.
  • the information stored in the SRAM circuit which is a volatile memory
  • the semiconductor circuit 3 can store the information stored in the storage elements MC1 and MC2 in the SRAM circuit by performing the restore operation immediately after the sleep operation.
  • the state of the semiconductor circuit 3 can be returned to the state before the power supply is stopped in a short time.
  • the ECC decoder 90 has k-bit data (data signal Dout [k]) in the data signal Dout [n-1: 0] excluding the m-bit ECC parity data (data signal Dout [n-1: k]). -1: 0]) is decoded using the m-bit ECC parity data (data signal Dout [n-1: k]).
  • the ECC decoder 90 outputs the k-bit data obtained by decoding to the k master latch circuits 60 as k-bit output data Dout [k-1: 0].
  • k-bit output data Dout [k-1: 0] is input from k slave latches 60S.
  • the output circuit 50 outputs, for example, data obtained by inverting the input k-bit output data Dout [k-1: 0] to the outside as output data Q [k-1: 0].
  • the master latch circuit 60M further has a selection element SW, for example, as shown in FIG.
  • the selection element SW selects either a signal in which the output signal QM is inverted or a signal input from the ECC decoder 90 according to control by the control unit.
  • the signal selected by the selection element SW is held in the master latch circuit 60M.
  • FIG. 14 shows an example of the timing chart of the restore operation in the semiconductor circuit 3.
  • k-bit data D [k-1: 0] is input, and n-bit data obtained by ECC coding is stored in an n-bit slave latch circuit (storage elements MC1 and MC2).
  • N1 is coded data input to the node N1 of n slave latch circuits (k slave latch circuits 60S and m slave latch circuits 70S).
  • N2 is data input to the node N2 of n slave latch circuits (k slave latch circuits 60S and m slave latch circuits 70S), and is data obtained by inverting N1.
  • Q is k-bit data output from the semiconductor circuit 3.
  • the suffix in FIG. 14 indicates a time series.
  • the store operation in the semiconductor circuit 3 is the same as the store operation in the semiconductor circuit 1 according to the first embodiment (see FIG. 4).
  • the voltage of the nodes N1 and N2 is determined according to the resistance state of the storage elements MC1 and MC2 by the control signals SR and CTRL from the control unit.
  • Encoded data is restored to node N1 and inverted data is restored to node N2.
  • the data restored to the node N1 may be different from the data at the time of storage due to a defect or recording state of the storage elements MC1 and MC2.
  • ECC decoding is performed on the restored n-bit data to obtain k-bit data in which the error is corrected.
  • k FF circuits 60 and m slave latch circuits 70S for latching k-bit data and m-bit error correction data with respect to k-bit data are provided.
  • k FF circuits 60 and m slave latch circuits 70S for latching k-bit data and m-bit error correction data with respect to k-bit data are provided.
  • an FF circuit 60 composed of k master latch circuits 60M and k slave latch circuits 60S, and m slave latch circuits 70S are provided.
  • the k slave latch circuits 60S store k-bit data
  • the m slave latch circuits 70S store m-bit error correction data.
  • the ECC encoder 80 which is connected in parallel with the k slave latch circuits 60S to the k master latch circuits 60 and generates m-bit error correction data, is provided, and m pieces are provided.
  • the slave latch circuit 70 of the above m-bit error correction data generated by the ECC encoder 80 is stored. As a result, even if the stored data becomes erroneous data for some reason, it is possible to return to the operating state before the power supply is stopped with the correct data by error correction. Therefore, it is possible to provide the semiconductor circuit 3 having high error tolerance.
  • an ECC decoder 90 is provided that decodes the k-bit data output from the k slave latch circuits 60S by using the m-bit error correction data output from the m slave latch circuits 70S. Has been done. As a result, even if the stored data becomes erroneous data for some reason, it is possible to return to the operating state before the power supply is stopped with the correct data by error correction. Therefore, it is possible to provide the semiconductor circuit 3 having high error tolerance.
  • the slave latch circuits 60S and 70S are provided with non-volatile storage elements MC1 and MC2 for holding 1-bit data.
  • the storage elements MC1 and MC2 becomes erroneous data for some reason, it is possible to return to the operating state before the power supply is stopped with the correct data by error correction. It is possible. Therefore, it is possible to provide the semiconductor circuit 3 having high error tolerance.
  • the k master latch circuits 60 either the k-bit decoding data generated by decoding by the ECC decoder 90 or the k-bit data output from the k master latch circuits 60 is used. Selector SWs that feed back to the k master latch circuits 60 are provided. As a result, even if the data held in the storage elements MC1 and MC2 becomes erroneous data for some reason, it is possible to return to the operating state before the power supply is stopped with the correct data by error correction. It is possible. Therefore, it is possible to provide the semiconductor circuit 3 having high error tolerance.
  • FIG. 15 shows an example of a functional block of the semiconductor circuit 4 according to the fourth embodiment of the present disclosure.
  • the semiconductor circuit 4 is a circuit that stores information.
  • the reading and writing of data is controlled by the control unit.
  • the control unit writes information to the semiconductor circuit 4 based on, for example, a write command and write data supplied from the outside, and reads information from the semiconductor circuit 4 based on a read command supplied from the outside.
  • the control unit controls the power supply to the semiconductor circuit 4, for example, by turning on and off the power supply transistor.
  • the control unit turns on the power supply transistor and supplies the power supply voltage to the semiconductor circuit 4.
  • the control unit turns off the power supply transistor. In the semiconductor circuit 4, power consumption can be reduced by such power gating.
  • the semiconductor circuit 4 includes, for example, k FF circuits 110 (110 (0), 110 (1), ..., 110 (k-1)) and m slave latch circuits 70S, as shown in FIG. (70S (0), 70S (1), ..., 70S (m-1)).
  • the semiconductor circuit 4 further includes, for example, selectors 120 and 130, an ECC encoder 80, an ECC decoder 90, and an output circuit 50, as shown in FIG.
  • a k-bit data signal Din [k-1: 0], a clock signal CLK, and a control signal SR are input to the k FF circuits 110.
  • a 1-bit data signal, a clock signal CLK, and a control signal SR of the k-bit data signal Din [k-1: 0] are input to each FF circuit 110.
  • k-bit data data signal Dout [k-1: 0]
  • the clock signal CLK is a signal for controlling the operation of the FF circuit 110.
  • the control signal SR is a signal for controlling the data store and the data restore.
  • the FF circuit 110 samples data at the rising timing of the clock signal CLK, and holds the data in a period other than that timing.
  • the FF circuit 110 has, for example, a master latch circuit 10M and a slave latch circuit 60S, as shown in FIG.
  • the master latch circuit 10M outputs the output signal QM to the slave latch circuit 60S via the selector 120 and outputs it to the ECC encoder 80.
  • the slave latch circuit 60S outputs a signal (output signal QS2) in which the output signal QM is inverted to the ECC decoder 90 and the output circuit 50.
  • the ECC encoder 80 outputs the generated m-bit ECC parity data Dp [m-1: 0] to the selector 130.
  • the ECC decoder 90 outputs the k-bit data obtained by decoding to the selector 120 as k-bit output data Dout [k-1: 0].
  • the ECC decoder 90 further outputs the m-bit ECC parity data Dp [m-1: 0] used for decoding to the selector 130.
  • the selector 120 determines the output signal QM (data [k-1: 0]) input from the master latch circuit 10M and the output data Dout [k-1: 0] input from the ECC decoder 90 according to the control by the control unit. Select one of them.
  • the selector 120 outputs the selected data to k slave latch circuits 60S.
  • the selector 130 has either the ECC parity data Dp [m-1: 0] input from the ECC encoder 80 or the ECC parity data Dp [m-1: 0] input from the ECC decoder 90 according to the control by the control unit. Select one.
  • the selector 130 outputs the selected data to m slave latch circuits 70S.
  • FIG. 16 shows an example of a basic operation procedure in the semiconductor circuit 4.
  • the semiconductor circuit 4 shifts from the FF operation (step S101) to the store operation (step S102), the sleep operation (step S103), and the restore operation (step S104), and then shifts to the FF operation (step S105) again.
  • the semiconductor circuit 4 encodes a k-bit output signal QM (data D [k-1: 0]) using the ECC encoder 80 (step S201).
  • the semiconductor circuit 4 stores m-bit ECC parity data Dp [m-1: 0] generated by encoding in m slave latch circuits 70S (step S202).
  • the semiconductor circuit 4 stores the k-bit output signal QM (data D [k-1: 0]) in the k slave latch circuits 60S (step S202).
  • the semiconductor circuit 4 restores the stored data and performs an ECC check (steps S203 and S204).
  • step S205; N the semiconductor circuit 4 determines that the store operation has been performed normally, and ends the store operation. If there is an error in the restored data (step S205; Y), the semiconductor circuit 4 decodes the restored data using the ECC decoder 90 (step S206).
  • the semiconductor circuit 4 stores the k-bit data obtained by decoding in the k slave latch circuits 60S via the selector 120 (step S207).
  • the semiconductor circuit 4 stores m-bit ECC parity data Dp [m-1: 0] in m slave latch circuits 70S via the selector 130 (step S207). In this way, the semiconductor circuit 4 executes the store operation. After that, the power supply transistor is turned off by the control from the control unit, the supply of the power supply voltage to the semiconductor circuit 4 is stopped, and the sleep operation is started.
  • the semiconductor circuit 4 confirms the stored data during the sleep operation.
  • the power supply transistor is turned on, and the supply of the power supply voltage to the semiconductor circuit 4 is restarted.
  • the semiconductor circuit 4 first restores the stored data and performs an ECC check (steps S301 and S302).
  • the semiconductor circuit 4 determines that the store operation has been performed normally, and ends the operation for confirming the stored data.
  • the power supply transistor is turned off by the control from the control unit, the supply of the power supply voltage to the semiconductor circuit 4 is stopped, and the sleep operation is started.
  • the semiconductor circuit 4 decodes the restored data using the ECC decoder 90 (step S304).
  • the semiconductor circuit 4 stores the k-bit data obtained by decoding in the k slave latch circuits 60S via the selector 120 (step S305).
  • the semiconductor circuit 4 stores m-bit ECC parity data Dp [m-1: 0] in m slave latch circuits 70S via the selector 130 (step S305). In this way, the semiconductor circuit 4 executes an operation for confirming the stored data. After that, the power supply transistor is turned off by the control from the control unit, the supply of the power supply voltage to the semiconductor circuit 4 is stopped, and the sleep operation is performed again.
  • the semiconductor circuit 4 returns from the sleep state to the FF operation. Specifically, first, the power supply transistor is turned on by the control from the control unit, and the supply of the power supply voltage to the semiconductor circuit 4 is restarted. Then, the semiconductor circuit 4 restores the stored data and performs an ECC check (steps S401 and S402). As a result, if there is no error in the restored data (step S403; N), the semiconductor circuit 4 determines that the restore operation has been performed normally, and restarts the FF operation. On the other hand, when there is an error in the restored data (step S403; Y), the semiconductor circuit 4 decodes the restored data using the ECC decoder 90 (step S404). The semiconductor circuit 4 outputs the data obtained by decoding.
  • FIG. 17 shows another example of the basic operation procedure in the semiconductor circuit 4.
  • the semiconductor circuit 4 may perform the pre-sleep inspection operation (step S106) instead of the store operation (step S102).
  • the semiconductor circuit 4 encodes a k-bit output signal QM (data D [k-1: 0]) using the ECC encoder 80 (step S601).
  • the semiconductor circuit 4 is divided into n-bit data consisting of m-bit ECC parity data Dp [m-1: 0] generated by encoding and k-bit output signal QM (data D [k-1: 0]).
  • an ECC check is performed (step S602).
  • step S603; N the semiconductor circuit 4 shifts to the sleep operation.
  • step S603; Y if there is an error in the acquired k-bit data D [k-1: 0] (step S603; Y), it is confirmed whether or not the setting for re-storing (rewriting) is made. As a result, when the setting for re-storing (rewriting) is off (step S604; N), the semiconductor circuit 4 shifts to the sleep operation. On the other hand, when the setting for re-storing (rewriting) is on (step S604; Y), the semiconductor circuit 4 transfers the k-bit data obtained by decoding to k slave latches via the selector 120. Store in circuit 60S (step S605). The semiconductor circuit 4 stores m-bit ECC parity data Dp [m-1: 0] in m slave latch circuits 70S via the selector 130 (step S605). In this way, the semiconductor circuit 4 executes the pre-sleep inspection operation.
  • k FF circuits 110 and m slave latch circuits 70S for latching k-bit data and m-bit error correction data with respect to k-bit data are provided.
  • k FF circuits 110 and m slave latch circuits 70S for latching k-bit data and m-bit error correction data with respect to k-bit data are provided.
  • the FF circuit 110 composed of k master latch circuits 10M and k slave latch circuits 60S, and m slave latch circuits 70S are provided.
  • the k slave latch circuits 60S store k-bit data
  • the m slave latch circuits 70S store m-bit error correction data.
  • the ECC encoder 80 which is connected in parallel with the k slave latch circuits 60S to the k master latch circuits 10 and generates m-bit error correction data, is provided, and m pieces are provided.
  • the slave latch circuit 70 of the above m-bit error correction data generated by the ECC encoder 80 is stored. As a result, even if the stored data becomes erroneous data for some reason, it is possible to return to the operating state before the power supply is stopped with the correct data by error correction. Therefore, it is possible to provide the semiconductor circuit 4 having high error tolerance.
  • an ECC decoder 90 is provided that decodes the k-bit data output from the k slave latch circuits 60S by using the m-bit error correction data output from the m slave latch circuits 70S. Has been done. As a result, even if the stored data becomes erroneous data for some reason, it is possible to return to the operating state before the power supply is stopped with the correct data by error correction. Therefore, it is possible to provide the semiconductor circuit 4 having high error tolerance.
  • the slave latch circuits 60S and 70S are provided with non-volatile storage elements MC1 and MC2 for holding 1-bit data.
  • the storage elements MC1 and MC2 becomes erroneous data for some reason, it is possible to return to the operating state before the power supply is stopped with the correct data by error correction. It is possible. Therefore, it is possible to provide the semiconductor circuit 4 having high error tolerance.
  • any one of the k-bit decoding data generated by decoding by the ECC decoder 90 and the k-bit data output from the k master latch circuits 10 is input to the k slave latch circuits 60S.
  • a selector 120 is provided.
  • k slave latch circuits are used in any one of the store operation, the sleep operation, and the restore operation.
  • An ECC check is performed.
  • the present disclosure may have the following structure.
  • a semiconductor circuit including a non-volatile latch circuit that stores k-bit data and m-bit error correction data for the k-bit data.
  • the non-volatile latch circuit includes k master latch circuits, k first non-volatile slave latch circuits, and m second non-volatile slave latch circuits.
  • the k master latch circuits and the k first non-volatile slave latch circuits constitute k flip-flop circuits.
  • the k first non-volatile slave latch circuits store the k bits of data.
  • the semiconductor circuit according to (1), wherein the m second non-volatile slave latch circuits store the m-bit error correction data.
  • An ECC encoder that generates m-bit error correction data is further provided between the k master latch circuits and the k first non-volatile slave latch circuits.
  • the m-bit error correction data output from the m second non-volatile slave latch circuits is used to decode the k-bit data output from the k first non-volatile slave latch circuits.
  • the non-volatile latch circuit includes k first master latch circuits, k first non-volatile slave latch circuits, m second master latch circuits, and m second non-volatile latch circuits. It is configured to include a slave latch circuit.
  • the k first master latch circuits and the k first non-volatile slave latch circuits constitute k first flip-flop circuits.
  • the m second master latch circuit and the m second non-volatile slave latch circuit constitute m second flip-flop circuits.
  • the k first non-volatile slave latch circuits store the k bits of data.
  • the semiconductor circuit according to (1), wherein the m second non-volatile slave latch circuits store the m-bit error correction data.
  • the semiconductor circuit according to (5) wherein the m second non-volatile slave latch circuits store error correction data of the m bits generated by the ECC encoder. (7) Using the m-bit error correction data output from the m second non-volatile slave latch circuits, the k-bit data output from the k first non-volatile slave latch circuits is decoded.
  • the k master latch circuits are further provided with an ECC encoder connected in parallel with the k first non-volatile slave latch circuits to generate the m-bit error correction data.
  • the semiconductor circuit according to (2) wherein the m second non-volatile slave latch circuits store error correction data of the m bits generated by the ECC encoder.
  • the k-bit data output from the k first non-volatile slave latch circuits is decoded.
  • the semiconductor circuit according to (8) further comprising an ECC decoder.
  • the k master latch circuits have a selector that feeds back any of the k-bit decoded data generated by decoding by the ECC decoder and the k-bit data to the k master latch circuits (9).
  • each of the first non-volatile slave latch circuit and each of the second non-volatile slave latch circuits has a non-volatile memory for holding 1-bit data.
  • the ECC decoder returns from the FF operation to the FF operation via the store operation, the sleep operation, and the restore operation, the k number of operations are performed in any one of the store operation, the sleep operation, and the restore operation.
  • the non-volatile latch circuit for storing the k-bit data and the m-bit error correction data for the k-bit data is provided, it is held during sleep. Even if the data is reversed for some reason and becomes erroneous data, it is possible to return to the operating state before the power supply is stopped with the correct data by erroneous correction. Therefore, it is possible to provide a semiconductor circuit having high error tolerance.

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Abstract

本開示の一側面に係る半導体回路は、ｋビットのデータと、ｋビットのデータに対するｍビットの誤り訂正データとをストアする不揮発性ラッチ回路を備えている。

Description

半導体回路
　本開示は、半導体回路に関する。
　電子機器は、エコロジーの観点から消費電力が低いことが望まれている。半導体回路では、例えば、一部の回路への電源供給を選択的に停止することにより消費電力の低減を図る、いわゆるパワーゲーティングという技術がしばしば用いられる。このように電源供給が停止された回路では、電源供給が再開された後に、すぐに、電源供給が停止される前の動作状態に復帰することが望まれる。そのような短時間での復帰動作を実現する方法の一つに、回路に不揮発性メモリを内蔵させる方法がある。不揮発性メモリとしては、例えば、磁気トンネル接合（ＭＴＪ；Magnetic Tunnel Junction）素子などが挙げられる。
　なお、不揮発性メモリを内蔵した半導体回路は、例えば、以下の特許文献１～２に開示されている。
特開２０１９－５００６８号 特開２０１７－１９７４８６号
　ところで、不揮発性メモリを内蔵した半導体回路において、スリープ時に保持されたデータが何らかの原因で反転して誤ったデータになってしまうことがある。従って、エラー耐性の高い半導体回路を提供することが望ましい。
　本開示の一側面に係る半導体回路は、ｋビットのデータと、ｋビットのデータに対するｍビットの誤り訂正データとをストアする不揮発性ラッチ回路を備えている。
　本開示の一側面に係る半導体回路では、ｋビットのデータと、ｋビットのデータに対するｍビットの誤り訂正データとをストアする不揮発性ラッチ回路が設けられている。これにより、電源供給停止後、電源供給再開時に、電源供給停止前の動作状態に復帰することが可能である。また、電源供給停止の間（スリープ時）、保持されたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。
本開示の第１の実施の形態に係る半導体回路の機能ブロックの一例を表す図である。 図１の第１ＦＦ回路の回路構成の一例を表す図である。 図１の第２ＦＦ回路の回路構成の一例を表す図である。 図１の半導体回路におけるストア動作のタイミングチャートの一例を表す図である。 図１の半導体回路におけるリストア動作のタイミングチャートの一例を表す図である。 図１の半導体回路におけるストア動作のタイミングチャートの一例を表す図である。 図１の半導体回路におけるリストア動作のタイミングチャートの一例を表す図である。 本開示の第２の実施の形態に係る半導体回路の機能ブロックの一例を表す図である。 図８の半導体回路におけるＥＣＣエンコーダおよびＥＣＣデコーダの回路構成の一例を表す図である。 図８の半導体回路におけるＥＣＣエンコーダおよびＥＣＣデコーダの回路構成の一例を表す図である。 本開示の第３の実施の形態に係る半導体回路の機能ブロックの一例を表す図である。 図１１のＦＦ回路の回路構成の一例を表す図である。 図１１のスレーブラッチ回路の回路構成の一例を表す図である。 図１１の半導体回路におけるリストア動作のタイミングチャートの一例を表す図である。 本開示の第４の実施の形態に係る半導体回路の機能ブロックの一例を表す図である。 図１５の半導体回路における動作手順の一例を表す図である。 図１５の半導体回路における動作手順の一例を表す図である。
　以下、本開示を実施するための形態について、図面を参照して詳細に説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。本技術は、その趣旨を逸脱しない範囲で種々変形（例えば各実施形態を組み合わせる等）して実施することができる。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。
＜１．第１の実施の形態＞
[構成]
　図１は、本開示の第１の実施の形態に係る半導体回路１の機能ブロックの一例を表したものである。半導体回路１は、情報を記憶する回路である。半導体回路１では、制御部によってデータの読み書きが制御される。制御部は、例えば、外部から供給された書き込みコマンドおよび書き込みデータに基づいて、半導体回路１に情報を書き込み、また、外部から供給された読み出しコマンドに基づいて、半導体回路１から情報を読み出す。制御部は、例えば、電源トランジスタをオンオフすることにより、半導体回路１に対する電源供給を制御する。半導体回路１を使用する場合には、制御部は、電源トランジスタをオン状態にして、電源電圧を半導体回路１に供給する。半導体回路１を使用しない場合には、制御部は、電源トランジスタをオフ状態にする。半導体回路１では、このようなパワーゲーティングにより、消費電力を低減することができる。
　半導体回路１は、例えば、図１に示したように、ｋ個の第１ＦＦ（Flip Flop）回路１０（１０（０），１０（１），…，１０（ｋ－１））と、ｍ個の第２ＦＦ回路２０（２０（０），２０（１），…，２０（ｍ－１））とを備えている。半導体回路１は、さらに、例えば、図１に示したように、ＥＣＣ（Error-Correcting Code）エンコーダ３０と、ＥＣＣデコーダ４０と、出力回路５０とを備えている。
　ＥＣＣエンコーダ３０には、ｋビットのデータＤ［ｋ－１：０］が入力される。ｋビットのデータＤ［ｋ－１：０］は、外部から半導体回路１に入力されるデータである。ＥＣＣエンコーダ３０は、入力されたｋビットのデータＤ［ｋ－１：０］を符号化する。ＥＣＣエンコーダ３０は、ｋビットのデータＤ［ｋ－１：０］に基づいて、ｍビットのＥＣＣパリティデータＤｐ［ｍ－１：０］を生成する。ｍビットのＥＣＣ パリティデータＤｐ［ｍ－１：０］は、ｋビットのデータＤ［ｋ－１：０］に対するｍビットの誤り訂正データである。ＥＣＣエンコーダ３０は、さらに、ｋビットのデータＤ［ｋ－１：０］に、生成したｍビットのＥＣＣ パリティデータＤｐ［ｍ－１：０］を加えることにより、ｎ（＝ｋ＋ｍ）ビットのデータ（データ信号Ｄｉｎ［ｎ－１：０］）を生成する。ＥＣＣエンコーダ３０は、生成したｎビットのデータ信号Ｄｉｎ［ｎ－１：０］を、ｋ個の第１ＦＦ回路１０およびｍ個の第２ＦＦ回路２０に出力する。具体的には、ＥＣＣエンコーダ３０は、ｋビットのデータ信号Ｄｉｎ［ｋ－１：０］をｋ個の第１ＦＦ回路１０に出力し、ｍビットのデータ信号Ｄｉｎ［ｎ－１：ｋ］をｍ個の第２ＦＦ回路２０に出力する。
　ｋ個の第１ＦＦ回路１０には、ｋビットのデータ信号Ｄｉｎ［ｋ－１：０］、クロック信号ＣＬＫおよび制御信号ＳＲが入力される。ｋ個の第１ＦＦ回路１０は、入力されるｋビットのデータ信号Ｄｉｎ［ｋ－１：０］をストアする。各第１ＦＦ回路１０には、ｋビットのデータ信号Ｄｉｎ［ｋ－１：０］のうちの１ビットのデータ信号、クロック信号ＣＬＫおよび制御信号ＳＲが入力される。各第１ＦＦ回路１０は、ｋビットのデータ信号Ｄｉｎ［ｋ－１：０］のうちの１ビットのデータ信号をストアする。ｋ個の第１ＦＦ回路１０からは、ｋビットのデータ（データ信号Ｄｏｕｔ［ｋ－１：０］）がＥＣＣデコーダ４０に出力される。各第１ＦＦ回路１０からは、ｋビットのデータ信号Ｄｏｕｔ［ｋ－１：０］のうちの１ビットのデータ信号が出力される。クロック信号ＣＬＫは、第１ＦＦ回路１０の動作を制御するための信号である。制御信号ＳＲは、データストアおよびデータリストアを制御するための信号である。第１ＦＦ回路１０は、クロック信号ＣＬＫの立ち上がりのタイミングにおいてデータをサンプリングし、そのタイミング以外の期間においてデータを保持する。
　第１ＦＦ回路１０は、例えば、図２に示したように、マスターラッチ回路１０Ｍおよびスレーブラッチ回路１０Ｓを有している。
　マスターラッチ回路１０Ｍは、クロック信号ＣＬＫに基づいてデータを保持または透過する。マスターラッチ回路１０Ｍは、クロック信号ＣＬＫおよびデータ信号に対して所定の論理演算を実行する。マスターラッチ回路１０Ｍは、論理演算の実行結果に基づき、クロック信号ＣＬＫがハイレベルＨｉのとき、ラッチに取り込んだデータ信号を保持するとともに、出力信号ＱＭとしてスレーブラッチ回路１０Ｓに出力する。一方、マスターラッチ回路１０Ｍは、クロック信号ＣＬＫがローレベルＬｏのとき、データ信号を透過して出力信号ＱＭとしてスレーブラッチ回路１０Ｓに出力する。
　スレーブラッチ回路１０Ｓは、クロック信号ＣＬＫに基づいてデータを保持または透過するＳＲＡＭ（Static Random Access Memory）回路を有している。ＳＲＡＭ回路は、正帰還により１ビット分のデータを記憶する。スレーブラッチ回路１０Ｓは、クロック信号ＣＬＫおよび出力信号ＱＭに対して所定の論理演算を実行する。スレーブラッチ回路１０Ｓは、論理演算の実行結果に基づき、クロック信号ＣＬＫがハイレベルＨｉのとき、出力信号ＱＭを透過した信号（出力信号ＱＳ１）および出力信号ＱＭを反転させた信号（出力信号ＱＳ２）をＥＣＣデコーダ４０に出力する。一方、スレーブラッチ回路１０Ｓは、クロック信号ＣＫがローレベルＬｏのとき、ラッチに取り込んだ出力信号ＱＭを保持するとともに、出力信号ＱＳ１，ＱＳ２をＥＣＣデコーダ４０に出力する。
　ｍ個の第２ＦＦ回路２０には、ｍビットのデータ信号Ｄｉｎ［ｎ－１：ｋ］、クロック信号ＣＬＫおよび制御信号ＳＲが入力される。ｍビットのデータ信号Ｄｉｎ［ｎ－１：ｋ］は、ｋビットのデータＤ［ｋ－１：０］に対するｍビットの誤り訂正データ（ｍビットのＥＣＣ パリティデータＤｐ［ｍ－１：０］）である。ｍ個の第２ＦＦ回路２０は、入力されるｍビットのデータ信号Ｄｉｎ［ｎ－１：ｋ］をストアする。各第２ＦＦ回路２０には、ｍビットのデータ信号Ｄｉｎ［ｎ－１：ｋ］のうちの１ビットのデータ信号、クロック信号ＣＬＫおよび制御信号ＳＲが入力される。各第２ＦＦ回路２０は、ｍビットのデータ信号Ｄｉｎ［ｎ－１：ｋ］のうちの１ビットのデータ信号をストアする。ｍ個の第２ＦＦ回路２０からは、ｍビットのデータ（データ信号Ｄｏｕｔ［ｎ－１：ｋ］）がＥＣＣデコーダ４０に出力される。各第２ＦＦ回路２０からは、ｍビットのデータ信号Ｄｏｕｔ［ｎ－１：ｋ］のうちの１ビットのデータ信号が出力される。クロック信号ＣＬＫは、第２ＦＦ回路２０の動作を制御するための信号である。第２ＦＦ回路２０は、クロック信号ＣＬＫの立ち上がりのタイミングにおいてデータをサンプリングし、そのタイミング以外の期間においてデータを保持する。
　第２ＦＦ回路２０は、例えば、図３に示したように、マスターラッチ回路２０Ｍおよびスレーブラッチ回路２０Ｓを有している。
　マスターラッチ回路２０Ｍは、クロック信号ＣＬＫに基づいてデータを保持または透過する。マスターラッチ回路２０Ｍは、クロック信号ＣＬＫおよびデータ信号に対して所定の論理演算を実行する。マスターラッチ回路２０Ｍは、論理演算の実行結果に基づき、クロック信号ＣＬＫがハイレベルＨｉのとき、ラッチに取り込んだデータ信号を保持するとともに、出力信号ＱＭとしてスレーブラッチ回路２０Ｓに出力する。一方、マスターラッチ回路２０Ｍは、クロック信号ＣＬＫがローレベルＬｏのとき、データ信号を透過して出力信号ＱＭとしてスレーブラッチ回路２０Ｓに出力する。
　スレーブラッチ回路２０Ｓは、クロック信号ＣＬＫに基づいてデータを保持または透過するＳＲＡＭ回路を有している。スレーブラッチ回路２０Ｓは、クロック信号ＣＬＫおよび出力信号ＱＭに対して所定の論理演算を実行する。スレーブラッチ回路１０Ｓは、論理演算の実行結果に基づき、クロック信号ＣＬＫがハイレベルＨｉのとき、出力信号ＱＭを反転させた信号（出力信号ＱＳ２）をＥＣＣデコーダ４０に出力する。一方、スレーブラッチ回路２０Ｓは、クロック信号ＣＫがローレベルＬｏのとき、ラッチに取り込んだ出力信号ＱＭを保持するとともに、出力信号ＱＳ２をＥＣＣデコーダ４０に出力する。
　スレーブラッチ回路１０Ｓ，２０Ｓは、例えば、図２、図３に示したように、転送トランジスタＴｒ１および記憶素子ＭＣ１を有している。記憶素子ＭＣ１は、出力信号ＱＳ２が出力される配線が接続されたノードＮ１に対して、転送トランジスタＴｒ１を介して接続されている。ノードＮ１は、ＳＲＡＭ回路における前段部分に相当する。転送トランジスタＴｒ１は、制御信号ＳＲに基づいてオンオフするトランジスタである。記憶素子ＭＣ１は、ノードＮ１のデータを保持する（ストア）。記憶素子ＭＣ１に保持されたデータは、転送トランジスタＴｒ１を介してノードＮ１に転送される（リストア）。スレーブラッチ回路１０Ｓ，２０Ｓは、さらに、例えば、図２，図３に示したように、転送トランジスタＴｒ２および記憶素子ＭＣ２を有している。記憶素子ＭＣ２は、出力信号ＱＳ１が出力される配線が接続されたノードＮ２に対して、転送トランジスタＴｒ２を介して接続されている。ノードＮ２は、ＳＲＡＭ回路における後段部分に相当する。転送トランジスタＴｒ２は、制御信号ＳＲに基づいてオンオフするトランジスタである。記憶素子ＭＣ２は、ノードＮ２のデータを保持する（ストア）。記憶素子ＭＣ２に保持されたデータは、転送トランジスタＴｒ２を介してノードＮ２に転送される（リストア）。つまり、スレーブラッチ回路１０Ｓ，２０Ｓは、ノードＮ１，Ｎ２のデータをストアしたり、ストアしたデータをノードＮ１、Ｎ２にリストアしたりすることの可能な不揮発性スレーブラッチ回路である。
　記憶素子ＭＣ１，ＭＣ２は、不揮発性メモリであり、この例では、スピン注入により、フリー層の磁化の向きを変えることにより情報の記憶を行う、スピン注入磁化反転型（ＳＴＴ；Spin Transfer Torque）の磁気トンネル接合（ＭＴＪ；Magnetic Tunnel Junction）素子である。記憶素子ＭＣ１の一端は転送トランジスタＴｒ１のソースに接続され、記憶素子ＭＣ１の他端は制御線ＣＴＲＬに接続されている。記憶素子ＭＣ２の一端は転送トランジスタＴｒ２のソースに接続され、記憶素子ＭＣ２の他端は制御線ＣＴＲＬに接続されている。
　記憶素子ＭＣ１，ＭＣ２は、ピンド層と、トンネルバリア層と、フリー層とを有している。この例では、フリー層は、転送トランジスタＴｒ１，Ｔｒ２に接続されている。ピンド層は、制御線ＣＴＲＬに接続されている。すなわち、記憶素子ＭＣ１，ＭＣ２は、ピンド層、トンネルバリア層、およびフリー層がこの順に積層された、いわゆるトップピン構造を有している。
　ピンド層は、磁化の方向が、例えば膜面垂直方向に固定された強磁性体により構成されている。フリー層は、磁化の方向が、流入するスピン偏極電流に応じて、例えば膜面垂直方向において変化する強磁性体により構成されている。トンネルバリア層は、ピンド層とフリー層との間の磁気的結合を切るとともに、トンネル電流を流すように機能する。
　この構成により、記憶素子ＭＣ１，ＭＣ２では、例えば電流をフリー層からピンド層に流すと、ピンド層の磁化と同じ方向のモーメント（スピン）を有する偏極電子がピンド層からフリー層へ注入され、フリー層の磁化の方向がピンド層の磁化の方向と同じ方向（平行状態）になる。記憶素子ＭＣ１，ＭＣ２は、このような平行状態になった場合には、両端間の抵抗値が低くなる（低抵抗状態）。
　また、例えば電流をピンド層からフリー層に流すと、電子がフリー層からピンド層へ注入される。その際、注入された電子のうち、ピンド層の磁化と同じ方向のモーメントを有する偏極電子はピンド層を透過し、ピンド層の磁化と反対の方向のモーメントを有する偏極電子は、ピンド層で反射され、フリー層へ注入される。これにより、フリー層の磁化の方向は、ピンド層の磁化の方向と反対の方向（反平行状態）になる。記憶素子ＭＣ１，ＭＣ２は、このような反平行状態になった場合には、両端間の抵抗値が高くなる（高抵抗状態）。
　このように、記憶素子ＭＣ１，ＭＣ２では、電流を流す方向に応じて、フリー層の磁化の方向が変化することにより、抵抗状態が高抵抗状態と低抵抗状態との間で変化する。記憶素子ＭＣ１，ＭＣ２は、このようにして抵抗状態を設定することにより、情報を記憶することができる。
　スレーブラッチ１０Ｓ，２０Ｓでは、ＳＲＡＭ回路に加え、転送トランジスタＴｒ１，Ｔｒ２および記憶素子ＭＣ１，ＭＣ２が設けられている。これにより、例えば電源トランジスタをオフ状態にすることによりスリープ動作を行う場合において、スリープ動作の直前にストア動作を行うことにより、揮発性メモリであるＳＲＡＭ回路に記憶された情報を、不揮発性メモリである記憶素子ＭＣ１，ＭＣ２に記憶させることができる。そして、半導体回路１は、スリープ動作の直後にリストア動作を行うことにより、記憶素子ＭＣ１，ＭＣ２に記憶された情報を、ＳＲＡＭ回路に記憶させることができる。これにより、半導体回路１では、電源供給を再開した後に、短い時間で、半導体回路１の状態を、電源供給を停止する前の状態に戻すことができるようになっている。
　ＥＣＣデコーダ４０には、ｋ個の第１ＦＦ回路１０およびｍ個の第２ＦＦ回路２０から、ｎ（＝ｋ＋ｍ）ビットのデータ（データ信号Ｄｏｕｔ［ｎ－１：０］）が入力される。ＥＣＣデコーダ４０には、ｋ個の第１ＦＦ回路１０から、ｋビットのデータ（データ信号Ｄｏｕｔ［ｋ－１：０］）が入力され、ｍ個の第２ＦＦ回路２０から、ｍビットのデータ（データ信号Ｄｏｕｔ［ｎ－１：ｋ］）が入力される。ＥＣＣデコーダ４０は、入力されたｎビットのデータ（データ信号Ｄｏｕｔ［ｎ－１：０］）を用いて復号を行う。ＥＣＣデコーダ４０は、データ信号Ｄｏｕｔ［ｎ－１：０］において、ｍビットのＥＣＣ パリティデータ（データ信号Ｄｏｕｔ［ｎ－１：ｋ］）を除いた部分のｋビットのデータ（データ信号Ｄｏｕｔ［ｋ－１：０］）を、ｍビットのＥＣＣ パリティデータ（データ信号Ｄｏｕｔ［ｎ－１：ｋ］）を用いて復号する。ＥＣＣデコーダ４０は、復号により得られたｋビットのデータをｋビットのデータＤ［ｋ－１：０］として出力回路５０に出力する。
　なお、復号による誤り訂正符号としては、例えば、ハミング符号、ＢＣＨ符号、それらの拡大符号（拡張符号）や奇数重み列符号、Ｈｓｉａｏ符号、ＲＳ符号などの種々の誤り訂正符号が適用され得る。以下の実施の形態においても同様である。
　出力回路５０には、ＥＣＣデコーダ４０からｋビットのデータＤ［ｋ－１：０］が入力される。出力回路５０は、例えば、入力されたｋビットのデータＤ［ｋ－１：０］を反転させたデータを、出力データＱ［ｋ－１：０］として外部に出力する。
［動作］
　図４は、半導体回路１におけるストア動作のタイミングチャートの一例を表したものである。図５は、半導体回路１におけるリストア動作のタイミングチャートの一例を表したものである。図４には、半導体回路１に、ｋビットのデータＤ［ｋ－１：０］を入力し、ＥＣＣ符号化により得られたｎビットのデータ（データ信号Ｄｏｕｔ［ｎ－１：０］）をｎビットのＦＦ回路（ｋ個の第１ＦＦ回路１０およびｍ個の第２ＦＦ回路２０）にストアする例が示されている。図５には、リストア後にＥＣＣ復号により誤り訂正する例が示されている。
　図４，図５において、Ｎ１［ｎ－１：０］は、ｎ個のスレーブラッチ回路（ｋ個のスレーブラッチ回路１０Ｓおよびｍ個のスレーブラッチ回路２０Ｓ）のノードＮ１に入力される符号化データである。図４，図５において、Ｎ２［ｎ－１：０］は、ｎ個のスレーブラッチ回路（ｋ個のスレーブラッチ回路１０Ｓおよびｍ個のスレーブラッチ回路２０Ｓ）のノードＮ２に入力されるデータであり、Ｎ１［ｎ－１：０］を反転させたデータである。図４，図５において、Ｑ［ｋ－１：０］は、半導体回路１から出力されるｋビットのデータである。図４，図５におけるサフィックスは、時系列を示す。
　外部から入力されるｋビットのデータＤ［ｋ－１：０］は、クロック信号ＣＬＫの立ち上がりで変化する。ｋ個のマスターラッチ回路１０Ｍは、ｋビットのデータＤ［ｋ－１：０］を、クロック信号ＣＬＫを反転させた信号の立ち上がりでラッチする。ｋ個のマスターラッチ回路１０Ｍにラッチされたｋビットのデータは、ＥＣＣ符号化によりｎビットのデータ（符号化データ）となる。ｎ個のスレーブラッチ回路（ｋ個のスレーブラッチ回路１０Ｓおよびｍ個のスレーブラッチ回路２０Ｓ）が、ｎビットの符号化データＮ１［ｎ－１：０］を次のクロック信号ＣＬＫの立ち上がりでラッチする。ｎ個のスレーブラッチ回路にラッチされたｎビットの符号化データＮ１［ｎ－１：０］は、ＥＣＣ復号によりｋビットのデータＱ［ｋ－１：０］（復号データ）となる。ｋビットのデータＱ［ｋ－１：０］（復号データ）が外部に出力される。
　ストア動作では、制御部からの制御信号ＳＲ，ＣＴＲＬにより、記憶素子ＭＣ１，ＭＣ２の抵抗状態を変化させることにより、記憶素子ＭＣ１に符号化データが記憶され、記憶素子ＭＣ２に符号化データを反転させたデータ（反転データ）が記録され、電源オフ後も、記憶素子１１，１３にデータが保持される。リストア動作では、電源オン後、制御部からの制御信号ＳＲ，ＣＴＲＬにより、記憶素子ＭＣ１，ＭＣ２の抵抗状態に応じてノードＮ１，Ｎ２の電圧が定まる。ノードＮ１には符号化データがリストアされ、ノードＮ２には反転データがリストアされる。記憶素子ＭＣ１，ＭＣ２の不良や記録状態により、ノードＮ１にリストアされたデータが、ストア時のデータとは異なるデータになっていることがある。この場合には、リストアされたｎビットのデータに対してＥＣＣ復号を行うことにより、誤りが正されたｋビットのデータが得られる。図４，５では、ＥＣＣ符号化およびＥＣＣ復号は、１クロックサイクル内で完了することが仮定されている。
　図６は、図４に示したストア動作における１ビットについてのタイミングチャートの一例を表したものである。図７は、図５に示したリストア動作における１ビットについてのタイミングチャートの一例を表したものである。ストア動作では、ノードＮ１，Ｎ２の電圧により記憶素子ＭＣ１，ＭＣ２の抵抗状態を変化させることにより、記憶素子ＭＣ１，ＭＣ２へのデータストアが行われる。リストア動作では、記憶素子ＭＣ１，ＭＣ２の抵抗状態に応じてノードＮ１，Ｎ２の電圧が決まる。
［効果］
　次に、本実施の形態に係る半導体回路１の効果について説明する。
　本実施の形態では、ｋビットのデータと、ｋビットのデータに対するｍビットの誤り訂正データとをストアするｋ個の第１ＦＦ回路１０およびｍ個の第２ＦＦ回路２０が設けられている。これにより、電源供給停止後、電源供給再開時に、電源供給停止前の動作状態に復帰することが可能である。また、電源供給停止の間（スリープ時）、保持されたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路１を提供することができる。
　本実施の形態では、ｋ個のマスターラッチ回路１０Ｍおよびｋ個のスレーブラッチ回路１０Ｓによって構成された第１ＦＦ回路１０と、ｍ個のマスターラッチ回路２０Ｍおよびｍ個のスレーブラッチ回路２０Ｓによって構成された第２ＦＦ回路２０が設けられている。ｋ個のスレーブラッチ回路１０Ｓがｋビットのデータをストアし、ｍ個のスレーブラッチ回路２０Ｓがｍビットの誤り訂正データをストアする。これにより、ストアされたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路１を提供することができる。
　本実施の形態では、ｍビットの誤り訂正データを生成するＥＣＣエンコーダ３０が設けられており、ｍ個のスレーブラッチ回路２０Ｓには、ＥＣＣエンコーダ３０で生成されたｍビットの誤り訂正データがストアされる。これにより、ストアされたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路１を提供することができる。
　本実施の形態では、ｍ個のスレーブラッチ回路２０Ｓから出力されるｍビットの誤り訂正データを用いて、ｋ個のスレーブラッチ回路１０Ｓから出力されるｋビットのデータを復号するＥＣＣデコーダが設けられている。これにより、ストアされたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路１を提供することができる。
　本実施の形態では、各スレーブラッチ回路１０Ｓ，２０Ｓには、１ビットのデータを保持する不揮発性の記憶素子ＭＣ１，ＭＣ２が設けられている。これにより、記憶素子ＭＣ１，ＭＣ２に保持されたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路１を提供することができる。
＜２．第２の実施の形態＞
[構成]
　図８は、本開示の第２の実施の形態に係る半導体回路２の機能ブロックの一例を表したものである。半導体回路２は、情報を記憶する回路である。半導体回路２では、制御部によってデータの読み書きが制御される。制御部は、例えば、外部から供給された書き込みコマンドおよび書き込みデータに基づいて、半導体回路２に情報を書き込み、また、外部から供給された読み出しコマンドに基づいて、半導体回路２から情報を読み出す。制御部は、例えば、電源トランジスタをオンオフすることにより、半導体回路２に対する電源供給を制御する。半導体回路２を使用する場合には、制御部は、電源トランジスタをオン状態にして、電源電圧を半導体回路２に供給する。半導体回路２を使用しない場合には、制御部は、電源トランジスタをオフ状態にする。半導体回路２では、このようなパワーゲーティングにより、消費電力を低減することができる。
　半導体回路２は、例えば、図８に示したように、ｋ個の第１ＦＦ回路１０と、ｍ個のスレーブラッチ回路２０Ｓとを備えている。半導体回路２は、さらに、例えば、図８に示したように、ＥＣＣエンコーダ３０と、ＥＣＣデコーダ４０と、出力回路５０とを備えている。つまり、半導体回路２は、半導体回路１において、ｍ個のマスターラッチ回路２０Ｍが省略された回路構成となっている。
　本実施の形態では、ｋ個のマスターラッチ回路１０Ｍと、ｋ個のスレーブラッチ回路１０Ｓとの間に、ＥＣＣエンコーダ３０が設けられている。本実施の形態では、さらに、ＥＣＣエンコーダ３０の出力端子が直接、ｍ個のスレーブラッチ回路２０Ｓの入力端子に接続されている。
　図９は、ｋ＝１，ｎ＝３のときの半導体回路２の回路構成の一例を表したものである。図９に記載の半導体回路２において、ＥＣＣエンコーダ３０は、マスターラッチ回路１０Ｍ（１）の出力端子と、３個のスレーブラッチ回路１０Ｓ（１），２０Ｓ（１），２０Ｓ（２）の入力端子とを互いに接続する配線で構成されている。さらに、図９に記載の半導体回路２において、ＥＣＣデコーダ４０は、３つの加算器と、１つのＡＮＤ回路とを有している。１つ目の加算器は、スレーブラッチ回路１０Ｓ（１），２０Ｓ（１）の出力を加算することにより得られた第１信号をＡＮＤ回路の一方の入力端子に入力する。２つ目の加算器は、スレーブラッチ回路１０Ｓ（１），２０Ｓ（２）の出力を加算することにより得られた第２信号をＡＮＤ回路の他方の入力端子に入力する。ＡＮＤ回路は、第１信号および第２信号の論理積を生成する。３つ目の加算器は、ＡＮＤ回路で生成された論理積と、スレーブラッチ回路１０Ｓ（１）の出力とを加算することにより得られた信号を出力回路５０に出力する。図９に記載の半導体回路２では、３個のスレーブラッチ回路１０Ｓ（１），２０Ｓ（１），２０Ｓ（２）にリストアされた３ビットのうち１ビットに誤りがあったとしても、誤りが訂正され、正しいデータが出力される。
　図１０は、ｋ＝４，ｎ＝７のときの半導体回路２の回路構成の一例を表したものである。図１０に記載の半導体回路２において、ＥＣＣエンコーダ３０は、４個のマスターラッチ回路１０Ｍ（１０Ｍ（０），１０Ｍ（１），１０Ｍ（２），１０Ｍ（３））の出力端子と、４個のスレーブラッチ回路１０Ｓ（１０Ｓ（０），１０Ｓ（１），１０Ｓ（２），１０Ｓ（３））の入力端子とを互いに接続する配線を有している。ＥＣＣエンコーダ３０は、さらに、３つの加算器を有している。１つ目の加算器は、３個のマスターラッチ回路１０Ｍ（１０Ｍ（０），１０Ｍ（１），１０Ｍ（２））の出力を加算することにより得られた信号をスレーブラッチ回路２０Ｓ（０）に出力する。２つ目の加算器は、３個のマスターラッチ回路１０Ｍ（１０Ｍ（１），１０Ｍ（２），１０Ｍ（３））の出力を加算することにより得られた信号をスレーブラッチ回路２０Ｓ（１）に出力する。３つ目の加算器は、３個のマスターラッチ回路１０Ｍ（１０Ｍ（０），１０Ｍ（２），１０Ｍ（３））の出力を加算することにより得られた信号をスレーブラッチ回路２０Ｓ（２）に出力する。
　図１０に記載の半導体回路２において、ＥＣＣデコーダ４０は、７個の加算器と、３個のインバータ回路と、４個のＡＮＤ回路とを含んで構成されている。１つ目の加算器は、スレーブラッチ回路１０Ｓ（０），１０Ｓ（１），１０Ｓ（２），２０Ｓ（０）の出力を加算することにより得られた第１信号を１つ目のインバータ回路ならびに２つ目、３つ目および４つ目のＡＮＤ回路に入力する。２つ目の加算器は、スレーブラッチ回路１０Ｓ（１），１０Ｓ（２），１０Ｓ（３），２０Ｓ（１）の出力を加算することにより得られた第２信号を２つ目のインバータ回路ならびに１つ目、２つ目および３つ目のＡＮＤ回路に入力する。３つ目の加算器は、スレーブラッチ回路１０Ｓ（０），１０Ｓ（２），１０Ｓ（３），２０Ｓ（２）の出力を加算することにより得られた第３信号を３つ目のインバータ回路ならびに１つ目、２つ目および４つ目のＡＮＤ回路に入力する。
　１つ目のインバータ回路は、第１信号を反転させた信号（第１反転信号）を１つ目のＡＮＤ回路に入力する。２つ目のインバータ回路は、第２信号を反転させた信号（第２反転信号）を４つ目のＡＮＤ回路に入力する。３つ目のインバータ回路は、第３信号を反転させた信号（第３反転信号）を３つ目のＡＮＤ回路に入力する。１つ目のＡＮＤ回路は、第２信号、第３信号および第１反転信号の論理積を４つ目の加算器に入力する。２つ目のＡＮＤ回路は、第１信号、第２信号および第３信号の論理積を５つ目の加算器に入力する。３つ目のＡＮＤ回路は、第１信号、第２信号および第３反転信号の論理積を６つ目の加算器に入力する。４つ目のＡＮＤ回路は、第１信号、第２反転信号および第３信号の論理積を７つ目の加算器に入力する。
　４つ目の加算器は、スレーブラッチ回路１０Ｓ（３）の出力と、１つ目のＡＮＤ回路の出力とを加算することにより得られる信号を出力回路５０に出力する。５つ目の加算器は、スレーブラッチ回路１０Ｓ（２）の出力と、２つ目のＡＮＤ回路の出力とを加算することにより得られる信号を出力回路５０に出力する。６つ目の加算器は、スレーブラッチ回路１０Ｓ（１）の出力と、３つ目のＡＮＤ回路の出力とを加算することにより得られる信号を出力回路５０に出力する。７つ目の加算器は、スレーブラッチ回路１０Ｓ（０）の出力と、４つ目のＡＮＤ回路の出力とを加算することにより得られる信号を出力回路５０に出力する。出力回路５０は、ＥＣＣデコーダ４０から入力された信号を反転させた信号を出力信号Ｑとして外部に出力する
[効果]
　本実施の形態では、ｋビットのデータと、ｋビットのデータに対するｍビットの誤り訂正データとをラッチするｋ個の第１ＦＦ回路１０およびｍ個のスレーブラッチ回路２０Ｓが設けられている。これにより、電源供給停止後、電源供給再開時に、電源供給停止前の動作状態に復帰することが可能である。また、電源供給停止の間（スリープ時）、保持されたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路２を提供することができる。
　本実施の形態では、ｋ個のマスターラッチ回路１０Ｍおよびｋ個のスレーブラッチ回路１０Ｓによって構成された第１ＦＦ回路１０と、ｍ個のスレーブラッチ回路２０Ｓが設けられている。ｋ個のスレーブラッチ回路２０Ｓがｋビットのデータをストアし、ｍ個のスレーブラッチ回路２０Ｓがｍビットの誤り訂正データをストアする。これにより、ストアされたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路２を提供することができる。
　本実施の形態では、ｍビットの誤り訂正データを生成するＥＣＣエンコーダ３０が設けられており、ｍ個のスレーブラッチ回路２０Ｓには、ＥＣＣエンコーダ３０で生成されたｍビットの誤り訂正データがストアされる。これにより、ストアされたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路２を提供することができる。
　本実施の形態では、ｍ個のスレーブラッチ回路２０Ｓから出力されるｍビットの誤り訂正データを用いて、ｋ個のスレーブラッチ回路１０Ｓから出力されるｋビットのデータを復号するＥＣＣデコーダ４０が設けられている。これにより、ストアされたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路２を提供することができる。
　本実施の形態では、各スレーブラッチ回路１０Ｓ，２０Ｓには、１ビットのデータを保持する不揮発性の記憶素子ＭＣ１，ＭＣ２が設けられている。これにより、記憶素子ＭＣ１，ＭＣ２に保持されたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路２を提供することができる。
＜３．第３の実施の形態＞
[構成]
　図１１は、本開示の第３の実施の形態に係る半導体回路３の機能ブロックの一例を表したものである。半導体回路３は、情報を記憶する回路である。半導体回路３では、制御部によってデータの読み書きが制御される。制御部は、例えば、外部から供給された書き込みコマンドおよび書き込みデータに基づいて、半導体回路３に情報を書き込み、また、外部から供給された読み出しコマンドに基づいて、半導体回路３から情報を読み出す。制御部は、例えば、電源トランジスタをオンオフすることにより、半導体回路３に対する電源供給を制御する。半導体回路３を使用する場合には、電源トランジスタをオン状態にして、電源電圧を半導体回路３に供給する。半導体回路３を使用しない場合には、制御部は、電源トランジスタをオフ状態にする。半導体回路３では、このようなパワーゲーティングにより、消費電力を低減することができる。
　半導体回路３は、例えば、図１１に示したように、ｋ個のＦＦ回路６０（６０（０），６０（１），…，６０（ｋ－１））と、ｍ個のスレーブラッチ回路７０Ｓ（７０Ｓ（０），７０Ｓ（１），…，７０Ｓ（ｍ－１））とを備えている。半導体回路３は、さらに、例えば、図１１に示したように、ＥＣＣエンコーダ８０と、ＥＣＣデコーダ９０と、出力回路５０とを備えている。
　ｋ個のＦＦ回路６０には、ｋビットのデータ信号Ｄｉｎ［ｋ－１：０］、クロック信号ＣＬＫおよび制御信号ＳＲが入力される。各ＦＦ回路６０には、ｋビットのデータ信号Ｄｉｎ［ｋ－１：０］のうちの１ビットのデータ信号、クロック信号ＣＬＫおよび制御信号ＳＲが入力される。ｋ個のＦＦ回路６０からは、ｋビットのデータ（データ信号Ｄｏｕｔ［ｋ－１：０］）がＥＣＣデコーダ９０および出力回路５０に出力される。各ＦＦ回路６０からは、ｋビットのデータ信号Ｄｏｕｔ［ｋ－１：０］のうちの１ビットのデータ信号が出力される。クロック信号ＣＬＫは、ＦＦ回路６０の動作を制御するための信号である。制御信号ＳＲは、データストアおよびデータリストアを制御するための信号である。ＦＦ回路６０は、クロック信号ＣＬＫの立ち上がりのタイミングにおいてデータをサンプリングし、そのタイミング以外の期間においてデータを保持する。
　ＦＦ回路６０は、例えば、図１２に示したように、マスターラッチ回路６０Ｍおよびスレーブラッチ回路６０Ｓを有している。
　マスターラッチ回路６０Ｍは、クロック信号ＣＬＫに基づいてデータを保持または透過する。マスターラッチ回路６０Ｍは、クロック信号ＣＬＫおよびデータ信号に対して所定の論理演算を実行する。マスターラッチ回路６０Ｍは、論理演算の実行結果に基づき、クロック信号ＣＬＫがハイレベルＨｉのとき、ラッチに取り込んだデータ信号を保持するとともに、出力信号ＱＭとしてスレーブラッチ回路１０ＳおよびＥＣＣエンコーダ８０に出力する。一方、マスターラッチ回路６０Ｍは、クロック信号ＣＬＫがローレベルＬｏのとき、データ信号を透過して出力信号ＱＭとしてスレーブラッチ回路６０ＳおよびＥＣＣエンコーダ８０に出力する。
　スレーブラッチ回路６０Ｓは、クロック信号ＣＬＫに基づいてデータを保持または透過するＳＲＡＭ回路を有している。スレーブラッチ回路６０Ｓは、クロック信号ＣＬＫおよび出力信号ＱＭに対して所定の論理演算を実行する。スレーブラッチ回路６０Ｓは、論理演算の実行結果に基づき、クロック信号ＣＬＫがハイレベルＨｉのとき、出力信号ＱＭを反転させた信号（出力信号ＱＳ２）をＥＣＣデコーダ４０および出力回路５０に出力する。一方、スレーブラッチ回路６０Ｓは、クロック信号ＣＫがローレベルＬｏのとき、ラッチに取り込んだ出力信号ＱＭを保持するとともに、出力信号ＱＳ２をＥＣＣデコーダ４０および出力回路５０に出力する。
　ＥＣＣエンコーダ８０には、ｋビットの出力信号ＱＭ（データＤ［ｋ－１：０］）が入力される。ＥＣＣエンコーダ８０は、入力された出力信号ＱＭ（データＤ［ｋ－１：０］）を符号化する。ＥＣＣエンコーダ８０は、出力信号ＱＭ（データＤ［ｋ－１：０］）に基づいて、ｍビットのＥＣＣ パリティデータを生成する。ＥＣＣエンコーダ８０は、生成したｍビットのＥＣＣパリティデータＤｐ［ｍ－１：０］をｍ個のスレーブラッチ回路７０Ｓに出力する。
　ｍ個のスレーブラッチ回路７０Ｓには、例えば、図１１、図１３に示したように、ｍビットのＥＣＣパリティデータＤｐ［ｍ－１：０］、クロック信号ＣＬＫおよび制御信号ＳＲが入力される。各スレーブラッチ回路７０Ｓには、ｍビットのＥＣＣパリティデータＤｐ［ｍ－１：０］のうちの１ビットのデータ信号、クロック信号ＣＬＫおよび制御信号ＳＲが入力される。ｍ個のスレーブラッチ回路７０Ｓからは、ｍビットのＥＣＣパリティデータＤｐ［ｍ－１：０］がデータ信号Ｄｏｕｔ［ｎ－１：ｋ］としてＥＣＣデコーダ９０に出力される。各スレーブラッチ回路７０Ｓからは、ｍビットのデータ信号Ｄｏｕｔ［ｎ－１：ｋ］のうちの１ビットのデータ信号が出力される。クロック信号ＣＬＫは、スレーブラッチ回路７０Ｓの動作を制御するための信号である。スレーブラッチ回路７０Ｓは、クロック信号ＣＬＫの立ち上がりのタイミングにおいてデータをサンプリングし、そのタイミング以外の期間においてデータを保持する。
　スレーブラッチ回路６０Ｓ，７０Ｓは、例えば、図１２、図１３に示したように、転送トランジスタＴｒ１および記憶素子ＭＣ１を有している。記憶素子ＭＣ１は、ノードＮ１に対して、転送トランジスタＴｒ１を介して接続されている。転送トランジスタＴｒ１は、制御信号ＳＲに基づいてオンオフするトランジスタである。スレーブラッチ回路６０Ｓ，７０Ｓは、さらに、例えば、図１２，図１３に示したように、転送トランジスタＴｒ２および記憶素子ＭＣ２を有している。記憶素子ＭＣ２は、ノードＮ２に対して、転送トランジスタＴｒ２を介して接続されている。転送トランジスタＴｒ２は、制御信号ＳＲに基づいてオンオフするトランジスタである。
　このように、スレーブラッチ６０Ｓ，７０Ｓでは、ＳＲＡＭ回路に加え、転送トランジスタＴｒ１，Ｔｒ２および記憶素子ＭＣ１，ＭＣ２が設けられている。これにより、例えば電源トランジスタをオフ状態にすることによりスリープ動作を行う場合において、スリープ動作の直前にストア動作を行うことにより、揮発性メモリであるＳＲＡＭ回路に記憶された情報を、不揮発性メモリである記憶素子ＭＣ１，ＭＣ２に記憶させることができる。そして、半導体回路３は、スリープ動作の直後にリストア動作を行うことにより、記憶素子ＭＣ１，ＭＣ２に記憶された情報を、ＳＲＡＭ回路に記憶させることができる。これにより、半導体回路３では、電源供給を再開した後に、短い時間で、半導体回路３の状態を、電源供給を停止する前の状態に戻すことができるようになっている。
　ＥＣＣデコーダ９０には、ｋ個のＦＦ回路６０（スレーブラッチ回路６０Ｓ）およびｍ個のスレーブラッチ回路７０Ｓから、ｎ（＝ｋ＋ｍ）ビットのデータ（ｋビットのデータ信号Ｄｏｕｔ［ｋ－１：０］、ｍビットのデータ信号Ｄｏｕｔ［ｎ－１：ｋ］）が入力される。ＥＣＣデコーダ９０には、ｋ個のＦＦ回路６０（スレーブラッチ回路６０Ｓ）から、ｋビットのデータ（データ信号Ｄｏｕｔ［ｋ－１：０］）が入力され、ｍ個のスレーブラッチ回路７０Ｓから、ｍビットのデータ（データ信号Ｄｏｕｔ［ｎ－１：ｋ］）が入力される。ＥＣＣデコーダ９０は、入力されたｎビットのデータ（データ信号Ｄｏｕｔ［ｎ－１：０］）を用いて復号を行う。ＥＣＣデコーダ９０は、データ信号Ｄｏｕｔ［ｎ－１：０］において、ｍビットのＥＣＣ パリティデータ（データ信号Ｄｏｕｔ［ｎ－１：ｋ］）を除いた部分のｋビットのデータ（データ信号Ｄｏｕｔ［ｋ－１：０］）を、ｍビットのＥＣＣ パリティデータ（データ信号Ｄｏｕｔ［ｎ－１：ｋ］）を用いて復号する。ＥＣＣデコーダ９０は、復号により得られたｋビットのデータをｋビットの出力データＤｏｕｔ［ｋ－１：０］としてｋ個のマスターラッチ回路６０に出力する。
　出力回路５０には、ｋ個のスレーブラッチ６０Ｓからｋビットの出力データＤｏｕｔ［ｋ－１：０］が入力される。出力回路５０は、例えば、入力されたｋビットの出力データＤｏｕｔ［ｋ－１：０］を反転させたデータを、出力データＱ［ｋ－１：０］として外部に出力する。
　本実施の形態では、マスターラッチ回路６０Ｍは、例えば、図１２に示したように、選択素子ＳＷを更に有している。選択素子ＳＷは、制御部により制御に従って、出力信号ＱＭを反転させた信号、およびＥＣＣデコーダ９０から入力された信号のいずれかを選択する。選択素子ＳＷによって選択された信号が、マスターラッチ回路６０Ｍにおいて保持される。
［動作］
　図１４は、半導体回路３におけるリストア動作のタイミングチャートの一例を表したものである。図１４には、ｋビットのデータＤ［ｋ－１：０］を入力し、ＥＣＣ符号化により得られたｎビットのデータをｎビットのスレーブラッチ回路（記憶素子ＭＣ１，ＭＣ２）にストアし、リストア後にＥＣＣ復号により誤り訂正する例が示されている。図１４において、Ｎ１は、ｎ個のスレーブラッチ回路（ｋ個のスレーブラッチ回路６０Ｓおよびｍ個のスレーブラッチ回路７０Ｓ）のノードＮ１に入力される符号化データである。図１４において、Ｎ２は、ｎ個のスレーブラッチ回路（ｋ個のスレーブラッチ回路６０Ｓおよびｍ個のスレーブラッチ回路７０Ｓ）のノードＮ２に入力されるデータであり、Ｎ１を反転させたデータである。図１４において、Ｑは、半導体回路３から出力されるｋビットのデータである。図１４におけるサフィックスは、時系列を示す。なお、半導体回路３におけるストア動作については、第１の実施の形態に係る半導体回路１におけるストア動作（図４参照）と同様である。
　リストア動作では、電源オン後、制御部からの制御信号ＳＲ，ＣＴＲＬにより、記憶素子ＭＣ１，ＭＣ２の抵抗状態に応じてノードＮ１，Ｎ２の電圧が定まる。ノードＮ１には符号化データがリストアされ、ノードＮ２には反転データがリストアされる。記憶素子ＭＣ１，ＭＣ２の不良や記録状態により、ノードＮ１にリストアされたデータが、ストア時のデータとは異なるデータになっていることがある。この場合には、リストアされたｎビットのデータに対してＥＣＣ復号を行うことにより、誤りが正されたｋビットのデータが得られる。
[効果]
　本実施の形態では、ｋビットのデータと、ｋビットのデータに対するｍビットの誤り訂正データとをラッチするｋ個のＦＦ回路６０およびｍ個のスレーブラッチ回路７０Ｓが設けられている。これにより、電源供給停止後、電源供給再開時に、電源供給停止前の動作状態に復帰することが可能である。また、電源供給停止の間（スリープ時）、保持されたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路３を提供することができる。
　本実施の形態では、ｋ個のマスターラッチ回路６０Ｍおよびｋ個のスレーブラッチ回路６０Ｓによって構成されたＦＦ回路６０と、ｍ個のスレーブラッチ回路７０Ｓが設けられている。ｋ個のスレーブラッチ回路６０Ｓがｋビットのデータをストアし、ｍ個のスレーブラッチ回路７０Ｓがｍビットの誤り訂正データをストアする。これにより、ラッチされたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路３を提供することができる。
　本実施の形態では、ｋ個のマスターラッチ回路６０に対して、ｋ個のスレーブラッチ回路６０Ｓとともに並列に接続され、ｍビットの誤り訂正データを生成するＥＣＣエンコーダ８０が設けられており、ｍ個のスレーブラッチ回路７０には、ＥＣＣエンコーダ８０で生成されたｍビットの誤り訂正データがストアされる。これにより、ストアされたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路３を提供することができる。
　本実施の形態では、ｍ個のスレーブラッチ回路７０Ｓから出力されるｍビットの誤り訂正データを用いて、ｋ個のスレーブラッチ回路６０Ｓから出力されるｋビットのデータを復号するＥＣＣデコーダ９０が設けられている。これにより、ストアされたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路３を提供することができる。
　本実施の形態では、各スレーブラッチ回路６０Ｓ，７０Ｓには、１ビットのデータを保持する不揮発性の記憶素子ＭＣ１，ＭＣ２が設けられている。これにより、記憶素子ＭＣ１，ＭＣ２に保持されたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路３を提供することができる。
　本実施の形態では、ｋ個のマスターラッチ回路６０において、ＥＣＣデコーダ９０による復号により生成されたｋビットの復号データ、およびｋ個のマスターラッチ回路６０から出力されるｋビットのデータのいずれかを当該ｋ個のマスターラッチ回路６０にフィードバックするセレクタＳＷが設けられている。これにより、記憶素子ＭＣ１，ＭＣ２に保持されたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路３を提供することができる。
＜４．第４の実施の形態＞
[構成]
　図１５は、本開示の第４の実施の形態に係る半導体回路４の機能ブロックの一例を表したものである。半導体回路４は、情報を記憶する回路である。半導体回路４では、制御部によってデータの読み書きが制御される。制御部は、例えば、外部から供給された書き込みコマンドおよび書き込みデータに基づいて、半導体回路４に情報を書き込み、また、外部から供給された読み出しコマンドに基づいて、半導体回路４から情報を読み出す。制御部は、例えば、電源トランジスタをオンオフすることにより、半導体回路４に対する電源供給を制御する。半導体回路４を使用する場合には、制御部は、電源トランジスタをオン状態にして、電源電圧を半導体回路４に供給する。半導体回路４を使用しない場合には、制御部は、電源トランジスタをオフ状態にする。半導体回路４では、このようなパワーゲーティングにより、消費電力を低減することができる。
　半導体回路４は、例えば、図１５に示したように、ｋ個のＦＦ回路１１０（１１０（０），１１０（１），…，１１０（ｋ－１））と、ｍ個のスレーブラッチ回路７０Ｓ（７０Ｓ（０），７０Ｓ（１），…，７０Ｓ（ｍ－１））とを備えている。半導体回路４は、さらに、例えば、図１５に示したように、セレクタ１２０，１３０と、ＥＣＣエンコーダ８０と、ＥＣＣデコーダ９０と、出力回路５０とを備えている。
　ｋ個のＦＦ回路１１０には、ｋビットのデータ信号Ｄｉｎ［ｋ－１：０］、クロック信号ＣＬＫおよび制御信号ＳＲが入力される。各ＦＦ回路１１０には、ｋビットのデータ信号Ｄｉｎ［ｋ－１：０］のうちの１ビットのデータ信号、クロック信号ＣＬＫおよび制御信号ＳＲが入力される。ｋ個のＦＦ回路１１０からは、ｋビットのデータ（データ信号Ｄｏｕｔ［ｋ－１：０］）がＥＣＣデコーダ９０および出力回路５０に出力される。各ＦＦ回路１１０からは、ｋビットのデータ信号Ｄｏｕｔ［ｋ－１：０］のうちの１ビットのデータ信号が出力される。クロック信号ＣＬＫは、ＦＦ回路１１０の動作を制御するための信号である。制御信号ＳＲは、データストアおよびデータリストアを制御するための信号である。ＦＦ回路１１０は、クロック信号ＣＬＫの立ち上がりのタイミングにおいてデータをサンプリングし、そのタイミング以外の期間においてデータを保持する。
　ＦＦ回路１１０は、例えば、図１５に示したように、マスターラッチ回路１０Ｍおよびスレーブラッチ回路６０Ｓを有している。本実施の形態では、マスターラッチ回路１０Ｍは、出力信号ＱＭを、セレクタ１２０を介してスレーブラッチ回路６０Ｓに出力するとともに、ＥＣＣエンコーダ８０に出力する。本実施の形態では、スレーブラッチ回路６０Ｓは、出力信号ＱＭを反転させた信号（出力信号ＱＳ２）をＥＣＣデコーダ９０および出力回路５０に出力する。
　ＥＣＣエンコーダ８０は、生成したｍビットのＥＣＣパリティデータＤｐ［ｍ－１：０］をセレクタ１３０に出力する。ＥＣＣデコーダ９０は、復号により得られたｋビットのデータをｋビットの出力データＤｏｕｔ［ｋ－１：０］としてセレクタ１２０に出力する。ＥＣＣデコーダ９０は、さらに、復号に用いたｍビットのＥＣＣパリティデータＤｐ［ｍ－１：０］をセレクタ１３０に出力する。
　セレクタ１２０は、制御部による制御に従って、マスターラッチ回路１０Ｍから入力された出力信号ＱＭ（データ［ｋ－１：０］）およびＥＣＣデコーダ９０から入力された出力データＤｏｕｔ［ｋ－１：０］のうちいずれか一方を選択する。セレクタ１２０は、選択したデータをｋ個のスレーブラッチ回路６０Ｓに出力する。セレクタ１３０は、制御部による制御に従って、ＥＣＣエンコーダ８０から入力されたＥＣＣパリティデータＤｐ［ｍ－１：０］およびＥＣＣデコーダ９０から入力されたＥＣＣパリティデータＤｐ［ｍ－１：０］のうちいずれか一方を選択する。セレクタ１３０は、選択したデータをｍ個のスレーブラッチ回路７０Ｓに出力する。
[動作]
　次に、半導体回路４における動作について説明する。なお、半導体回路４におけるストア動作およびリストア動作については、半導体回路３と同様である。
　図１６は、半導体回路４における基本的な動作手順の一例を表したものである。半導体回路４は、パワーゲーティング動作において、ＦＦ動作（ステップＳ１０１）から、ストア動作（ステップＳ１０２）、スリープ動作（ステップＳ１０３）、リストア動作（ステップＳ１０４）と移行し、再びＦＦ動作（ステップＳ１０５）に復帰する。
（ストア動作）
　半導体回路４は、まず、ＥＣＣエンコーダ８０を用いて、ｋビットの出力信号ＱＭ（データＤ［ｋ－１：０］）をエンコードする（ステップＳ２０１）。半導体回路４は、エンコードにより生成されたｍビットのＥＣＣ パリティデータＤｐ［ｍ－１：０］をｍ個のスレーブラッチ回路７０Ｓにストアする（ステップＳ２０２）。半導体回路４は、ｋビットの出力信号ＱＭ（データＤ［ｋ－１：０］）をｋ個のスレーブラッチ回路６０Ｓにストアする（ステップＳ２０２）。半導体回路４は、ストアしたデータをリストアして、ＥＣＣチェックを行う（ステップＳ２０３，Ｓ２０４）。その結果、リストアしたデータにエラーがない場合（ステップＳ２０５；Ｎ）には、半導体回路４は、ストア動作が正常に行われたと判断して、ストア動作を終了する。リストアしたデータにエラーがある場合（ステップＳ２０５；Ｙ）には、半導体回路４は、リストアしたデータを、ＥＣＣデコーダ９０を用いてデコードする（ステップＳ２０６）。半導体回路４は、デコードにより得られたｋビットのデータを、セレクタ１２０を介してｋ個のスレーブラッチ回路６０Ｓにストアする（ステップＳ２０７）。半導体回路４は、ｍビットのＥＣＣ パリティデータＤｐ［ｍ－１：０］を、セレクタ１３０を介してｍ個のスレーブラッチ回路７０Ｓにストアする（ステップＳ２０７）。このようにして、半導体回路４は、ストア動作を実行する。その後、制御部からの制御によって、電源トランジスタがオフ状態となり、電源電圧の半導体回路４への供給が停止し、スリープ動作への移行がなされる。
（スリープ動作）
　半導体回路４は、スリープ動作中に、ストアしたデータの確認を行う。制御部からの制御によって、電源トランジスタがオン状態となり、電源電圧の半導体回路４への供給が再開される。すると、半導体回路４は、まず、ストアしたデータをリストアして、ＥＣＣチェックを行う（ステップＳ３０１，Ｓ３０２）。その結果、リストアしたデータにエラーがない場合（ステップＳ３０３；Ｎ）には、半導体回路４は、ストア動作が正常に行われたと判断して、ストアしたデータの確認のための動作を終了する。その後、制御部からの制御によって、電源トランジスタがオフ状態となり、電源電圧の半導体回路４への供給が停止し、スリープ動作への移行がなされる。
　一方、リストアしたデータにエラーがある場合（ステップＳ３０３；Ｙ）には、半導体回路４は、リストアしたデータを、ＥＣＣデコーダ９０を用いてデコードする（ステップＳ３０４）。半導体回路４は、デコードにより得られたｋビットのデータを、セレクタ１２０を介してｋ個のスレーブラッチ回路６０Ｓにストアする（ステップＳ３０５）。半導体回路４は、ｍビットのＥＣＣ パリティデータＤｐ［ｍ－１：０］を、セレクタ１３０を介してｍ個のスレーブラッチ回路７０Ｓにストアする（ステップＳ３０５）。このようにして、半導体回路４は、ストアしたデータの確認のための動作を実行する。その後、制御部からの制御によって、電源トランジスタがオフ状態となり、電源電圧の半導体回路４への供給が停止し、再度、スリープ動作への移行がなされる。
（リストア動作）
　半導体回路４は、スリープ状態から、ＦＦ動作へ復帰する。具体的には、まず、制御部からの制御によって、電源トランジスタがオン状態となり、電源電圧の半導体回路４への供給が再開される。すると、半導体回路４は、ストアしたデータをリストアして、ＥＣＣチェックを行う（ステップＳ４０１，Ｓ４０２）。その結果、リストアしたデータにエラーがない場合（ステップＳ４０３；Ｎ）には、半導体回路４は、リストア動作が正常に行われたと判断して、ＦＦ動作を再開する。一方、リストアしたデータにエラーがある場合（ステップＳ４０３；Ｙ）には、半導体回路４は、リストアしたデータを、ＥＣＣデコーダ９０を用いてデコードする（ステップＳ４０４）。半導体回路４は、デコードにより得られたデータを出力する。
　図１７は、半導体回路４における基本的な動作手順の他の例を表したものである。半導体回路４は、パワーゲーティング動作において、ストアしたデータに変更がない場合には、ストア動作（ステップＳ１０２）の代わりに、スリープ前点検動作（ステップＳ１０６）を行うようにしてもよい。
（スリープ前点検動作）
　半導体回路４は、まず、ＥＣＣエンコーダ８０を用いて、ｋビットの出力信号ＱＭ（データＤ［ｋ－１：０］）をエンコードする（ステップＳ６０１）。半導体回路４は、エンコードにより生成されたｍビットのＥＣＣ パリティデータＤｐ［ｍ－１：０］と、ｋビットの出力信号ＱＭ（データＤ［ｋ－１：０］）からなるｎビットのデータに対して、ＥＣＣチェックを行う（ステップＳ６０２）。その結果、取得したｋビットのデータＤ［ｋ－１：０］にエラーがない場合（ステップＳ６０３；Ｎ）には、半導体回路４は、スリープ動作へ移行する。
　一方、取得したｋビットのデータＤ［ｋ－１：０］にエラーがある場合（ステップＳ６０３；Ｙ）には、ストアし直し（書き直し）を行う設定がなされているか否か確認する。その結果、ストアし直し（書き直し）を行う設定がオフの場合（ステップＳ６０４；Ｎ）には、半導体回路４は、スリープ動作へ移行する。一方、ストアし直し（書き直し）を行う設定がオンの場合（ステップＳ６０４；Ｙ）には、半導体回路４は、デコードにより得られたｋビットのデータを、セレクタ１２０を介してｋ個のスレーブラッチ回路６０Ｓにストアする（ステップＳ６０５）。半導体回路４は、ｍビットのＥＣＣ パリティデータＤｐ［ｍ－１：０］を、セレクタ１３０を介してｍ個のスレーブラッチ回路７０Ｓにストアする（ステップＳ６０５）。このようにして、半導体回路４は、スリープ前点検動作を実行する。
[効果]
　本実施の形態では、ｋビットのデータと、ｋビットのデータに対するｍビットの誤り訂正データとをラッチするｋ個のＦＦ回路１１０およびｍ個のスレーブラッチ回路７０Ｓが設けられている。これにより、電源供給停止後、電源供給再開時に、電源供給停止前の動作状態に復帰することが可能である。また、電源供給停止の間（スリープ時）、保持されたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路４を提供することができる。
　本実施の形態では、ｋ個のマスターラッチ回路１０Ｍおよびｋ個のスレーブラッチ回路６０Ｓによって構成されたＦＦ回路１１０と、ｍ個のスレーブラッチ回路７０Ｓが設けられている。ｋ個のスレーブラッチ回路６０Ｓがｋビットのデータをストアし、ｍ個のスレーブラッチ回路７０Ｓがｍビットの誤り訂正データをストアする。これにより、ストアされたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路４を提供することができる。
　本実施の形態では、ｋ個のマスターラッチ回路１０に対して、ｋ個のスレーブラッチ回路６０Ｓとともに並列に接続され、ｍビットの誤り訂正データを生成するＥＣＣエンコーダ８０が設けられており、ｍ個のスレーブラッチ回路７０には、ＥＣＣエンコーダ８０で生成されたｍビットの誤り訂正データがストアされる。これにより、ストアされたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路４を提供することができる。
　本実施の形態では、ｍ個のスレーブラッチ回路７０Ｓから出力されるｍビットの誤り訂正データを用いて、ｋ個のスレーブラッチ回路６０Ｓから出力されるｋビットのデータを復号するＥＣＣデコーダ９０が設けられている。これにより、ストアされたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路４を提供することができる。
　本実施の形態では、各スレーブラッチ回路６０Ｓ，７０Ｓには、１ビットのデータを保持する不揮発性の記憶素子ＭＣ１，ＭＣ２が設けられている。これにより、記憶素子ＭＣ１，ＭＣ２に保持されたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路４を提供することができる。
　本実施の形態では、ＥＣＣデコーダ９０による復号により生成されたｋビットの復号データ、およびｋ個のマスターラッチ回路１０から出力されるｋビットのデータのいずれかをｋ個のスレーブラッチ回路６０Ｓに入力するセレクタ１２０が設けられている。これにより、記憶素子ＭＣ１，ＭＣ２に保持されたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路４を提供することができる。
　本実施の形態では、ＦＦ動作から、ストア動作、スリープ動作およびリストア動作を経てＦＦ動作に復帰する際に、ストア動作、スリープ動作およびリストア動作のいずれか１つの動作において、ｋ個のスレーブラッチ回路６０Ｓの不揮発性の記憶素子ＭＣ１，ＭＣ２から読み出したｋビットのデータと、ｍ個のスレーブラッチ回路７０Ｓに設けられた不揮発性の記憶素子ＭＣ１，ＭＣ２から読み出したｍビットの誤り訂正データを用いてＥＣＣチェックが行われる。これにより、記憶素子ＭＣ１，ＭＣ２に保持されたデータが何らかの原因で誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路４を提供することができる。
　以上、実施の形態およびその変形例を挙げて本技術を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
　また、例えば、本開示は以下のような構成を取ることができる。
（１）
　ｋビットのデータと、前記ｋビットのデータに対するｍビットの誤り訂正データとをストアする不揮発性ラッチ回路を備えた
　半導体回路。
（２）
　前記不揮発性ラッチ回路は、ｋ個のマスターラッチ回路と、ｋ個の第１の不揮発性スレーブラッチ回路と、ｍ個の第２の不揮発性スレーブラッチ回路とを含んで構成され、
　前記ｋ個のマスターラッチ回路および前記ｋ個の第１の不揮発性スレーブラッチ回路によってｋ個のフリップフロップ回路が構成され、
　前記ｋ個の第１の不揮発性スレーブラッチ回路が前記ｋビットのデータをストアし、
　前記ｍ個の第２の不揮発性スレーブラッチ回路が前記ｍビットの誤り訂正データをストアする
　（１）に記載の半導体回路。
（３）
　前記ｋ個のマスターラッチ回路と前記ｋ個の第１の不揮発性スレーブラッチ回路との間に、前記ｍビットの誤り訂正データを生成するＥＣＣエンコーダを更に備え、
　前記ｍ個の第２の不揮発性スレーブラッチ回路は、前記ＥＣＣエンコーダで生成された前記ｍビットの誤り訂正データをラッチする
　（２）に記載の半導体回路。
（４）
　前記ｍ個の第２の不揮発性スレーブラッチ回路から出力される前記ｍビットの誤り訂正データを用いて、前記ｋ個の第１の不揮発性スレーブラッチ回路から出力される前記ｋビットのデータを復号するＥＣＣデコーダを更に備えた
　（３）に記載の半導体回路。
（５）
　前記不揮発性ラッチ回路は、ｋ個の第１のマスターラッチ回路と、ｋ個の第１の不揮発性スレーブラッチ回路と、ｍ個の第２のマスターラッチ回路と、ｍ個の第２の不揮発性スレーブラッチ回路とを含んで構成され、
　前記ｋ個の第１のマスターラッチ回路および前記ｋ個の第１の不揮発性スレーブラッチ回路によってｋ個の第１のフリップフロップ回路が構成され、
　前記ｍ個の第２のマスターラッチ回路および前記ｍ個の第２の不揮発性スレーブラッチ回路によってｍ個の第２のフリップフロップ回路が構成され、
　前記ｋ個の第１の不揮発性スレーブラッチ回路が前記ｋビットのデータをストアし、
　前記ｍ個の第２の不揮発性スレーブラッチ回路が前記ｍビットの誤り訂正データをストアする
　（１）に記載の半導体回路。
（６）
　前記ｍビットの誤り訂正データを生成するＥＣＣエンコーダを更に備え、
　前記ｍ個の第２の不揮発性スレーブラッチ回路は、前記ＥＣＣエンコーダで生成された前記ｍビットの誤り訂正データをストアする
　（５）に記載の半導体回路。
（７）
　前記ｍ個の第２の不揮発性スレーブラッチ回路から出力される前記ｍビットの誤り訂正データを用いて、前記ｋ個の第１の不揮発性スレーブラッチ回路から出力される前記ｋビットのデータを復号するＥＣＣデコーダを更に備えた
　（６）に記載の半導体回路。
（８）
　前記ｋ個のマスターラッチ回路に対して、前記ｋ個の第１の不揮発性スレーブラッチ回路とともに並列に接続され、前記ｍビットの誤り訂正データを生成するＥＣＣエンコーダを更に備え、
　前記ｍ個の第２の不揮発性スレーブラッチ回路は、前記ＥＣＣエンコーダで生成された前記ｍビットの誤り訂正データをストアする
　（２）に記載の半導体回路。
（９）
　前記ｍ個の第２の不揮発性スレーブラッチ回路から出力される前記ｍビットの誤り訂正データを用いて、前記ｋ個の第１の不揮発性スレーブラッチ回路から出力される前記ｋビットのデータを復号するＥＣＣデコーダを更に備えた
　（８）に記載の半導体回路。
（１０）
　前記ｋ個のマスターラッチ回路は、前記ＥＣＣデコーダによる復号により生成されたｋビットの復号データ、および前記ｋビットのデータのいずれかを当該ｋ個のマスターラッチ回路にフィードバックするセレクタを有する
　（９）に記載の半導体回路。
（１１）
　前記ＥＣＣデコーダによる復号により生成されたｋビットの復号データ、および前記ｋ個のマスターラッチ回路から出力された前記ｋビットのデータのいずれかを前記ｋ個の第１の不揮発性スレーブラッチ回路に入力するセレクタを有する
　（９）に記載の半導体回路。
（１２）
　各前記第１の不揮発性スレーブラッチ回路および各前記第２の不揮発性スレーブラッチ回路は、１ビットのデータを保持する不揮発性メモリを有する
　（２）～（４）に記載の半導体回路。
（１３）
　各前記第１の不揮発性スレーブラッチ回路および各前記第２の不揮発性スレーブラッチ回路は、１ビットのデータを保持する不揮発性メモリを有する
　（５）～（７）に記載の半導体回路。
（１４）
　各前記第１の不揮発性スレーブラッチ回路および各前記第２の不揮発性スレーブラッチ回路は、１ビットのデータを保持する不揮発性メモリを有する
　（８）～（１０）に記載の半導体回路。
（１５）
　前記ＥＣＣデコーダは、ＦＦ動作から、ストア動作、スリープ動作およびリストア動作を経てＦＦ動作に復帰する際に、前記ストア動作、前記スリープ動作および前記リストア動作のいずれか１つの動作において、前記ｋ個の第１の不揮発性スレーブラッチ回路の前記不揮発性メモリから読み出した前記ｋビットのデータと、前記ｍ個の第２の不揮発性スレーブラッチ回路に設けられた前記不揮発性メモリから読み出した前記ｍビットの誤り訂正データを用いてＥＣＣチェックを行う
　（８）～（１０）に記載の半導体回路。
　本開示の一実施形態に係る半導体回路によれば、ｋビットのデータと、ｋビットのデータに対するｍビットの誤り訂正データとをストアする不揮発性ラッチ回路を設けるようにしたので、スリープ時に保持されたデータが何らかの原因で反転して誤ったデータになってしまった場合であっても、誤り訂正により正しいデータで、電源供給停止前の動作状態に復帰することが可能である。従って、エラー耐性の高い半導体回路を提供することができる。
　本出願は、日本国特許庁において２０２０年１１月１７日に出願された日本特許出願番号第２０２０－１９１１７７号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (15)

  1. 　ｋビットのデータと、前記ｋビットのデータに対するｍビットの誤り訂正データとをストアする不揮発性ラッチ回路を備えた
    　半導体回路。
  2. 　前記不揮発性ラッチ回路は、ｋ個のマスターラッチ回路と、ｋ個の第１の不揮発性スレーブラッチ回路と、ｍ個の第２の不揮発性スレーブラッチ回路とを含んで構成され、
    　前記ｋ個のマスターラッチ回路および前記ｋ個の第１の不揮発性スレーブラッチ回路によってｋ個のフリップフロップ回路が構成され、
    　前記ｋ個の第１の不揮発性スレーブラッチ回路が前記ｋビットのデータをストアし、
    　前記ｍ個の第２の不揮発性スレーブラッチ回路が前記ｍビットの誤り訂正データをストアする
    　請求項１に記載の半導体回路。
  3. 　前記ｋ個のマスターラッチ回路と前記ｋ個の第１の不揮発性スレーブラッチ回路との間に、前記ｍビットの誤り訂正データを生成するＥＣＣエンコーダを更に備え、
    　前記ｍ個の第２の不揮発性スレーブラッチ回路は、前記ＥＣＣエンコーダで生成された前記ｍビットの誤り訂正データをストアする
    　請求項２に記載の半導体回路。
  4. 　前記ｍ個の第２の不揮発性スレーブラッチ回路から出力される前記ｍビットの誤り訂正データを用いて、前記ｋ個の第１の不揮発性スレーブラッチ回路から出力される前記ｋビットのデータを復号するＥＣＣデコーダを更に備えた
    　請求項３に記載の半導体回路。
  5. 　前記不揮発性ラッチ回路は、ｋ個の第１のマスターラッチ回路と、ｋ個の第１の不揮発性スレーブラッチ回路と、ｍ個の第２のマスターラッチ回路と、ｍ個の第２の不揮発性スレーブラッチ回路とを含んで構成され、
    　前記ｋ個の第１のマスターラッチ回路および前記ｋ個の第１の不揮発性スレーブラッチ回路によってｋ個の第１のフリップフロップ回路が構成され、
    　前記ｍ個の第２のマスターラッチ回路および前記ｍ個の第２の不揮発性スレーブラッチ回路によってｍ個の第２のフリップフロップ回路が構成され、
    　前記ｋ個の第１の不揮発性スレーブラッチ回路が前記ｋビットのデータをストアし、
    　前記ｍ個の第２の不揮発性スレーブラッチ回路が前記ｍビットの誤り訂正データをストアする
    　請求項１に記載の半導体回路。
  6. 　前記ｍビットの誤り訂正データを生成するＥＣＣエンコーダを更に備え、
    　前記ｍ個の第２の不揮発性スレーブラッチ回路は、前記ＥＣＣエンコーダで生成された前記ｍビットの誤り訂正データをストアする
    　請求項５に記載の半導体回路。
  7. 　前記ｍ個の第２の不揮発性スレーブラッチ回路から出力される前記ｍビットの誤り訂正データを用いて、前記ｋ個の第１の不揮発性スレーブラッチ回路から出力される前記ｋビットのデータを復号するＥＣＣデコーダを更に備えた
    　請求項６に記載の半導体回路。
  8. 　前記ｋ個のマスターラッチ回路に対して、前記ｋ個の第１の不揮発性スレーブラッチ回路とともに並列に接続され、前記ｍビットの誤り訂正データを生成するＥＣＣエンコーダを更に備え、
    　前記ｍ個の第２の不揮発性スレーブラッチ回路は、前記ＥＣＣエンコーダで生成された前記ｍビットの誤り訂正データをストアする
    　請求項２に記載の半導体回路。
  9. 　前記ｍ個の第２の不揮発性スレーブラッチ回路から出力される前記ｍビットの誤り訂正データを用いて、前記ｋ個の第１の不揮発性スレーブラッチ回路から出力される前記ｋビットのデータを復号するＥＣＣデコーダを更に備えた
    　請求項８に記載の半導体回路。
  10. 　前記ｋ個のマスターラッチ回路は、前記ＥＣＣデコーダによる復号により生成されたｋビットの復号データ、および前記ｋビットのデータのいずれかを当該ｋ個のマスターラッチ回路にフィードバックするセレクタを有する
    　請求項９に記載の半導体回路。
  11. 　前記ＥＣＣデコーダによる復号により生成されたｋビットの復号データ、および前記ｋ個のマスターラッチ回路から出力された前記ｋビットのデータのいずれかを前記ｋ個の第１の不揮発性スレーブラッチ回路に入力するセレクタを有する
    　請求項９に記載の半導体回路。
  12. 　各前記第１の不揮発性スレーブラッチ回路および各前記第２の不揮発性スレーブラッチ回路は、１ビットのデータを保持する不揮発性メモリを有する
    　請求項２に記載の半導体回路。
  13. 　各前記第１の不揮発性スレーブラッチ回路および各前記第２の不揮発性スレーブラッチ回路は、１ビットのデータを保持する不揮発性メモリを有する
    　請求項５に記載の半導体回路。
  14. 　各前記第１の不揮発性スレーブラッチ回路および各前記第２の不揮発性スレーブラッチ回路は、１ビットのデータを保持する不揮発性メモリを有する
    　請求項８に記載の半導体回路。
  15. 　前記ＥＣＣデコーダは、ＦＦ動作から、ストア動作、スリープ動作およびリストア動作を経てＦＦ動作に復帰する際に、前記ストア動作、前記スリープ動作および前記リストア動作のいずれか１つの動作において、前記ｋ個の第１の不揮発性スレーブラッチ回路の前記不揮発性メモリから読み出した前記ｋビットのデータと、前記ｍ個の第２の不揮発性スレーブラッチ回路に設けられた前記不揮発性メモリから読み出した前記ｍビットの誤り訂正データを用いてＥＣＣチェックを行う
    　請求項８に記載の半導体回路。
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