Claims (1)
Устройство распараллеливания вычислительных процессов, содержащее четыре группы элементов ИЛИ, регистр сдвига, регистр приема, регистр готовности, две группы блоков элементов И, первый элемент ИЛИ, регистр приема, блок элементов И, первую группу элементов И, пять элементов ИЛИ, причем выходы элементов ИЛИ первой группы соединены с входами регистра сдвига, группа информационных входов регистра готовности является первой группой сигнальных входов устройства, каждый выход группы выходов регистра готовности соединен с первым управляющим входом одноименного блока элементов И первой группы, второй управляющий вход которого соединен с одноименным выходом регистра сдвига, выходы регистра сдвига соединены с входами первого элемента ИЛИ, выход которого соединен с первым входом первого элемента И, второй вход и выход которого соединены соответственно с первым выходом регистра сдвига и входом управления сдвигом регистра сдвига, группа информационных входов регистра приема является группой информационных входов устройства, вторая группа сигнальных входов которого соединена с группой входов регистра приема и регистра состояния, группа информационных входов каждого блока элементов И первой группы соединена с выходами элементов ИЛИ второй группы, выходы блоков элементов ИЛИ первой группы являются группами информационных выходов устройства и соединены с входами элементов ИЛИ первой группы, первая группа выходов регистра приема соединена с группой информационных входов блока элементов И, отличающееся тем, что дополнительно введены регистр состояния каналов, своими выходами и выходами соединен со входами и выходами регистра сдвига и регистра приема заявок и регистр поиска свободных каналов, своими входами и выходами соединен с группой элементов И, НЕ, ИЛИ.A device for parallelizing computational processes, comprising four groups of OR elements, a shift register, a reception register, a readiness register, two groups of AND element blocks, a first OR element, a reception register, an AND element block, a first group of AND elements, five OR elements, and OR element outputs the first group are connected to the inputs of the shift register, the group of information inputs of the readiness register is the first group of signal inputs of the device, each output of the group of outputs of the readiness register is connected to the first control the course of the same block of AND elements of the first group, the second control input of which is connected to the shift register output of the same name, the outputs of the shift register are connected to the inputs of the first OR element, the output of which is connected to the first input of the first AND element, the second input and output of which are connected respectively to the first output of the register the shift and the shift control input of the shift register, the group of information inputs of the reception register is a group of information inputs of the device, the second group of signal inputs of which are connected the group of inputs of the reception register and the status register, the group of information inputs of each block of AND elements of the first group is connected to the outputs of the OR elements of the second group, the outputs of the blocks of OR elements of the first group are the information outputs of the device and connected to the inputs of the OR elements of the first group, the first group of outputs of the reception register connected to a group of information inputs of a block of AND elements, characterized in that the channel status register is additionally introduced, connected to the inputs and outputs by its outputs and outputs moves the shift register and receiving applications registers and register check available channels, their inputs and outputs connected to a group of AND, NOT, OR.