RU195864U1 - A device for determining the correct sequence of alternating rectangular pulses from a five-phase power source - Google Patents

A device for determining the correct sequence of alternating rectangular pulses from a five-phase power source Download PDF

Info

Publication number
RU195864U1
RU195864U1 RU2019129570U RU2019129570U RU195864U1 RU 195864 U1 RU195864 U1 RU 195864U1 RU 2019129570 U RU2019129570 U RU 2019129570U RU 2019129570 U RU2019129570 U RU 2019129570U RU 195864 U1 RU195864 U1 RU 195864U1
Authority
RU
Russia
Prior art keywords
memory block
output
input
phase
logical element
Prior art date
Application number
RU2019129570U
Other languages
Russian (ru)
Inventor
Мая Ивановна Стальная
Илья Алексеевич Иванов
Елизавета Дмитриевна Рязанова
Антон Викторович Елишев
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования "Алтайский государственный технический университет им. И.И. Ползунова" (АлтГТУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования "Алтайский государственный технический университет им. И.И. Ползунова" (АлтГТУ) filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования "Алтайский государственный технический университет им. И.И. Ползунова" (АлтГТУ)
Priority to RU2019129570U priority Critical patent/RU195864U1/en
Application granted granted Critical
Publication of RU195864U1 publication Critical patent/RU195864U1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
    • H02H3/26—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to difference between voltages or between currents; responsive to phase angle between voltages or between currents
    • H02H3/32—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to difference between voltages or between currents; responsive to phase angle between voltages or between currents involving comparison of the voltage or current values at corresponding points in different conductors of a single system, e.g. of currents in go and return conductors
    • H02H3/34—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to difference between voltages or between currents; responsive to phase angle between voltages or between currents involving comparison of the voltage or current values at corresponding points in different conductors of a single system, e.g. of currents in go and return conductors of a three-phase system
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H7/00—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions
    • H02H7/08—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions for dynamo-electric motors
    • H02H7/09—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions for dynamo-electric motors against over-voltage; against reduction of voltage; against phase interruption

Landscapes

  • Control Of Electric Motors In General (AREA)

Abstract

Устройство определения правильной последовательности чередования прямоугольных импульсов от пятифазного источника питания предназначено для использования в импульсной технике. Источники прямоугольных импульсов подключены к контролируемой последовательности фаз. Первый блок памяти соединен с первыми двумя фазами, второй блок памяти - со второй, третьей и четвертой фазами и выходом первого блока памяти, третий блок памяти - с четвертой и пятой фазами и выходом второго блока памяти через первый логический элемент НЕ. Выходы первого, второго и третьего блоков памяти через первый, второй и третий светодиоды соответственно связаны с первым логическим элементом ИЛИ, выход которого через четвертый светодиод подключен ко входу исполнительного элемента. В первом блоке памяти первая фаза и вторая фаза подключены к первому логическому элементу И, также вторая фаза подключена к первому входу второго логического элемента И, со вторым входом которого связан выход первого блока памяти. Выходы первого и второго логических элементов И подключены ко второму логическому элементу ИЛИ, выход которого является выходом первого блока памяти. Во втором блоке памяти вторая, третья, четвертая фазы и выход первого блока памяти подключены к третьему логическому элементу И, также третья фаза подключена к первому входу четвертого логического элемента И, ко второму входу которого подключен выход второго блока памяти. Выходы третьего и четвертого логических элементов И подключены к третьему логическому элементу ИЛИ, выход которого является выходом второго блока памяти. В третьем блоке памяти выход второго блока памяти через первый логический элемент НЕ, а также четвертая, пятая фаза подключены к пятому логическому элементу И, также пятая фаза подключена к первому входу шестого логического элемента И, ко второму входу которого подключен выход третьего блока памяти. Выходы пятого и шестого логических элементов И подключены к четвертому логическому элементу ИЛИ, выход которого является выходом третьего блока памяти. Обеспечивается проверка правильного чередования сигналов для пяти фаз, что позволяет расширить область применения устройства.The device for determining the correct sequence of alternating rectangular pulses from a five-phase power supply is intended for use in pulsed technology. Sources of rectangular pulses are connected to a controlled phase sequence. The first memory block is connected to the first two phases, the second memory block to the second, third and fourth phases and the output of the first memory block, the third memory block to the fourth and fifth phases and the output of the second memory block through the first logical element NOT. The outputs of the first, second and third memory blocks through the first, second and third LEDs are respectively connected to the first logical element OR, the output of which through the fourth LED is connected to the input of the actuating element. In the first memory block, the first phase and second phase are connected to the first logical element And, also the second phase is connected to the first input of the second logical element And, with the second input of which the output of the first memory block is connected. The outputs of the first and second logical elements AND are connected to the second logical element OR, the output of which is the output of the first memory block. In the second memory block, the second, third, fourth phases and the output of the first memory block are connected to the third logical element And, the third phase is also connected to the first input of the fourth logical element And, to the second input of which the output of the second memory block is connected. The outputs of the third and fourth logical elements AND are connected to the third logical element OR, the output of which is the output of the second memory block. In the third memory block, the output of the second memory block through the first logical element NOT, as well as the fourth, fifth phase are connected to the fifth logical element And, also the fifth phase is connected to the first input of the sixth logical element And, to the second input of which the output of the third memory block is connected. The outputs of the fifth and sixth logical elements AND are connected to the fourth logical element OR, the output of which is the output of the third memory block. It provides verification of the correct alternation of signals for the five phases, which allows you to expand the scope of the device.

Description

Устройство определения правильной последовательности чередования прямоугольных импульсов от пятифазного источника питанияA device for determining the correct sequence of alternating rectangular pulses from a five-phase power source

Предлагаемая полезная модель относится к импульсной технике, а именно, к устройствам определения правильной последовательности чередования прямоугольных импульсов от пятифазного источника питания, и может быть использована в системах автоматического управления бесколлекторными двигателями постоянного тока и синхронными шаговыми двигателями.The proposed utility model relates to a pulse technique, namely, to devices for determining the correct sequence of alternating rectangular pulses from a five-phase power supply, and can be used in automatic control systems of brushless DC motors and synchronous stepper motors.

Известно устройство для защиты трехфазной нагрузки от неправильного чередования фаз и обнаружения обрыва фаз, содержащее преобразователи ток-напряжение, операционные усилители, подключенные к фазам защищаемой цепи, включенные по схеме компаратора и подключенные каждый к соответствующему преобразователю, исполнительный орган, четыре двухвходовых элемента И, три комбинированных триггера, трехвходовый элемены И, элемент задержки, источник постоянного сигнала и управляемый генератор одиночных импульсов. Выходы операционных усилителей подключены к одному из входов двухвходовых элементов И, другой вход которых объединен и подключен к управляемому генератору одиночных импульсов. Выходы двухвходовых элементов И подключены к счетным Т-входам соответствующих триггеров, управляющие входы R и S которых соответственно объединены и подключены к управляемому генератору одиночных импульсов. J-вход одного триггера подключен к источнику постоянного сигнала, J-вход другого триггера подключен к прямому выходу первого триггера, а J-вход третьего триггера через двухвходовый элемент И подключен к прямым выходам первого и второго триггеров. При этом K-входы первых двух триггеров подключены к инверсному выходу третьего триггера, K-вход которого подключен к собственному инверсному выходу через элемент задержки, а все прямые выходы триггеров подключены к входам трехвходовго элемента И, выход которого подключен к исполнительному органу (авторское свидетельство SU 792468, М. Кл.3 Н02Н 7/09, G01R 31/00).A device is known for protecting a three-phase load from improper phase rotation and detecting phase failure, comprising current-voltage converters, operational amplifiers connected to the phases of the protected circuit, connected according to the comparator circuit, and each connected to a corresponding converter, an actuator, four two-input elements And three combined triggers, three-input AND elements, delay element, constant signal source and controlled single-pulse generator. The outputs of the operational amplifiers are connected to one of the inputs of the two-input AND elements, the other input of which is combined and connected to a controlled single pulse generator. The outputs of the two-input elements And are connected to the counting T-inputs of the corresponding triggers, the control inputs of which R and S are respectively combined and connected to a controlled single pulse generator. The J-input of one trigger is connected to a constant signal source, the J-input of another trigger is connected to the direct output of the first trigger, and the J-input of the third trigger through a two-input element And is connected to the direct outputs of the first and second triggers. In this case, the K-inputs of the first two triggers are connected to the inverse output of the third trigger, the K-input of which is connected to its own inverse output via a delay element, and all direct outputs of the triggers are connected to the inputs of the three-input element And, the output of which is connected to the executive body (copyright certificate SU 792468, M. Cl. 3 H02H 7/09, G01R 31/00).

Однако описанное устройство имеет следующие недостатки: сложность конструкции и взаимосвязей между элементами.However, the described device has the following disadvantages: the complexity of the design and the relationship between the elements.

Наиболее близким по технической сущности к заявленному устройству (прототипом) является устройство для защиты трехфазной нагрузки от изменения чередования фаз и обрыва фазы, содержащее по числу фаз три источника прямоугольных импульсов, подключенные к контролируемой последовательности фаз, связанные с логическими элементами И и НЕ, и исполнительный элемент. Выход первого источника прямоугольных импульсов соединен с вторым входом второго элемента И и входом первого элемента НЕ, выход которого подключен к первому входу первого элемента И-НЕ, выход которого соединен с первым входом первого элемента И, выход которого соединен с входом третьего элемента НЕ, выход которого соединен с входом третьего элемента НЕ, выход которого соединен с вторым входом первого элемента И-НЕ. Выход второго источника прямоугольных импульсов подключен к второму входу первого элемента И и входу второго элемента НЕ, выход которого соединен с первым входом второго элемента И-НЕ, выход которого соединен с первым входом второго элемента И, выход которого соединен с входом четвертого элемента НЕ, выход которого подключен к второму входу второго элемента И-НЕ. Выход третьего источника прямоугольных импульсов соединен с первыми входами третьего и четвертого элемента И, вторые входы которых соединены соответственно с выходами первого и второго элементов НЕ. Третьи входы третьего и четвертого элементов И подключены соответственно к выходам второго и первого источников прямоугольных импульсов, четвертые выходы третьего и четвертого элементов И подсоединены соответственно к выходам первого и второго элементов И (авторское свидетельство SU 1089693, МПК3 Н02Н 7/09).The closest in technical essence to the claimed device (prototype) is a device for protecting a three-phase load from changing phase rotation and phase failure, containing, according to the number of phases, three sources of rectangular pulses connected to a controlled phase sequence associated with AND and NOT logic elements, and an executive element. The output of the first source of rectangular pulses is connected to the second input of the second AND element and the input of the first element NOT, the output of which is connected to the first input of the first AND element, the output of which is connected to the first input of the first AND element, the output of which is connected to the input of the third element NOT, the output which is connected to the input of the third element is NOT, the output of which is connected to the second input of the first element is NOT. The output of the second source of rectangular pulses is connected to the second input of the first AND element and the input of the second element NOT, the output of which is connected to the first input of the second AND element, the output of which is connected to the first input of the second AND element, the output of which is connected to the input of the fourth element NOT, the output which is connected to the second input of the second element AND NOT. The output of the third source of rectangular pulses is connected to the first inputs of the third and fourth elements AND, the second inputs of which are connected respectively to the outputs of the first and second elements NOT. The third inputs of the third and fourth elements And are connected respectively to the outputs of the second and first sources of rectangular pulses, the fourth outputs of the third and fourth elements of And are connected respectively to the outputs of the first and second elements And (copyright certificate SU 1089693, IPC 3 Н02Н 7/09).

Однако данное устройство имеет узкую область применения, что может привести к аварийной ситуации, так как не позволяет проверить правильность чередования управляющих сигналов от пятифазного источника питания.However, this device has a narrow scope, which can lead to an emergency, since it does not allow you to check the correct alternation of control signals from a five-phase power source.

Техническая проблема, решение которой обеспечивается при осуществлении полезной модели, заключается в создании устройства определения правильной последовательности чередования прямоугольных импульсов от пятифазного источника питания, способного осуществлять проверку заданной последовательности прямоугольных импульсов для пяти фаз, с расширенной областью применения в отношении процессов, в которых неправильная последовательность подачи управляющих сигналов от пятифазного источника питания может привести к аварийной ситуации.The technical problem that can be solved by implementing the utility model consists in creating a device for determining the correct sequence of alternating rectangular pulses from a five-phase power supply, capable of verifying a given sequence of rectangular pulses for five phases, with an extended scope for processes in which the wrong supply sequence control signals from a five-phase power supply can lead to an emergency.

Решение данной технической проблемы достигается тем, что устройство определения правильной последовательности чередования прямоугольных импульсов от пятифазного источника питания, содержащее источники прямоугольных импульсов, подключенные к контролируемой последовательности фаз, логические элементы И и НЕ, исполнительный элемент, согласно полезной модели содержит три блока памяти, построенные на двух логических элементах И и одном логическом элементе ИЛИ каждый. Выходы первого, второго и третьего блоков памяти через первый, второй и третий светодиоды соответственно связаны с первым логическим элементом ИЛИ, выход которого через четвертый светодиод подключен ко входу исполнительного элемента. В первом блоке памяти выходы первого и второго источников прямоугольных импульсов подключены к первому логическому элементу И первого блока памяти, также выход второго источника прямоугольных импульсов подключен к первому входу второго логического элемента И первого блока памяти, со вторым входом которого связан выход первого блока памяти, выходы первого и второго логических элементов И первого блока памяти подключены ко второму логическому элементу ИЛИ первого блока памяти, выход со второго логического элемента ИЛИ является выходом первого блока памяти. Во втором блоке памяти выход второго, третьего, четвертого источников прямоугольных импульсов и выход перового блока памяти подключены к третьему логическому элементу И второго блока памяти, также выход третьего источника прямоугольных импульсов подключен к первому входу четвертого логического элемента И второго блока памяти, со вторым входом которого связан выход второго блока памяти, выходы третьего и четвертого логических элементов И второго блока памяти подключены к третьему логическому элементу ИЛИ второго блока памяти, выход с третьего логического элемента ИЛИ второго блока памяти является выходом второго блока памяти. В третьем блоке памяти выход второго блока памяти через первый логический элемент НЕ, а также выходы четвертого, пятого источников прямоугольных импульсов подключены к пятому логическому элементу И третьего блока памяти, также выход пятого источника прямоугольных импульсов подключен к первому входу шестого логического элемента И третьего блока памяти, со вторым входом которого связан выход третьего блока памяти, выходы пятого и шестого логических элементов И третьего блока памяти подключены к четвертому логическому элементу ИЛИ третьего блока памяти, выход четвертого логического элемента ИЛИ третьего блока памяти является выходом третьего блока памяти.The solution to this technical problem is achieved by the fact that the device for determining the correct sequence of alternating rectangular pulses from a five-phase power supply, containing sources of rectangular pulses connected to a controlled phase sequence, logical elements AND and NOT, the executive element, according to the utility model, contains three memory blocks built on two logical elements AND and one logical element OR each. The outputs of the first, second and third memory blocks through the first, second and third LEDs are respectively connected to the first logical element OR, the output of which through the fourth LED is connected to the input of the actuating element. In the first memory block, the outputs of the first and second sources of rectangular pulses are connected to the first logical element And of the first memory block, also the output of the second source of rectangular pulses is connected to the first input of the second logical element And of the first memory block, the second input of which is connected to the output of the first memory block, outputs the first and second logical elements AND of the first memory block are connected to the second logical element OR of the first memory block, the output from the second logical element OR is the output first block of memory. In the second memory block, the output of the second, third, fourth sources of rectangular pulses and the output of the first memory block are connected to the third logical element AND of the second memory block, also the output of the third source of rectangular pulses is connected to the first input of the fourth logical element AND of the second memory block, with the second input of which the output of the second memory block is connected, the outputs of the third and fourth logical elements AND of the second memory block are connected to the third logical element OR of the second memory block, the output is the third logical element OR of the second memory block is the output of the second memory block. In the third memory block, the output of the second memory block through the first logical element NOT, as well as the outputs of the fourth, fifth sources of rectangular pulses are connected to the fifth logical element AND of the third memory block, and the output of the fifth source of rectangular pulses is connected to the first input of the sixth logical element AND of the third memory block , with the second input of which the output of the third memory block is connected, the outputs of the fifth and sixth logical elements AND of the third memory block are connected to the fourth logical element OR third its memory unit, an output of the fourth OR gate of the third memory block is the output of the third memory block.

Предлагаемая полезная модель поясняется чертежом, где на фиг. 1 приведена поэлементная схема устройства определения правильной последовательности чередования прямоугольных импульсов от пятифазного источника питания, а на фиг. 2 - тактовая диаграмма работы устройства по фиг. 1.The proposed utility model is illustrated in the drawing, where in FIG. 1 shows an element-wise diagram of a device for determining the correct sequence of alternating rectangular pulses from a five-phase power source, and FIG. 2 is a clock diagram of the operation of the device of FIG. 1.

Кроме того, на чертеже используются следующие обозначения:In addition, the following notation is used in the drawing:

- а, b, с, d, е - фазы пятифазного источника питания;- a, b, c, d, e are the phases of the five-phase power source;

- 1, 2, 3, 4, 5 - источники прямоугольных импульсов;- 1, 2, 3, 4, 5 - sources of rectangular pulses;

- И1, И2, И3, И4, И5, И6 - логические элементы И;- I1, I2, I3, I4, I5, I6 - logical elements And;

- ИЛИ1, ИЛИ2, ИЛИ3, ИЛИ4 - логические элементы ИЛИ;- OR1, OR2, OR3, OR4 - logical elements OR;

- НЕ1 - логический элемент НЕ;- NOT1 - logical element NOT;

- П1, П2, П3 - блоки памяти;- P1, P2, P3 - memory blocks;

- HL1, HL2, HL3, HL4 - светодиоды;- HL1, HL2, HL3, HL4 - LEDs;

- y1, у2, у3 - выходы блоков памяти;- y1, y2, y3 - outputs of memory blocks;

-Y∑ - вход исполнительного устройства;-Y ∑ - input actuator;

- t1-t14 - моменты времени.- t1-t14 - time instants.

Устройство определения правильной последовательности чередования прямоугольных импульсов от пятифазного источника питания содержит источники прямоугольных импульсов 1, 2, 3, 4, 5, которые соединены с блоками памяти 6(П1), 7(П2), 8(П3), подключенными через первый светодиод 9(HL1), второй светодиод 10(HL2), третий светодиод 11(HL3), соответственно, к первому 12(ИЛИ1) логическому элементу ИЛИ, соединенному с четвертым светодиодом 13 (HL4).The device for determining the correct sequence of alternating rectangular pulses from a five-phase power supply contains sources of rectangular pulses 1, 2, 3, 4, 5, which are connected to memory blocks 6 (P1), 7 (P2), 8 (P3) connected through the first LED 9 (HL1), second LED 10 (HL2), third LED 11 (HL3), respectively, to the first 12 (OR1) OR gate connected to the fourth LED 13 (HL4).

В первом блоке памяти 6(П1) первая фаза 14(a) и вторая фаза 15(b) подключены к первому и второму входу первого 16(И1) логического элемента И первого блока памяти 6(П1), также вторая фаза 15(b) подключена к первому входу второго 17(И2) логического элемента И первого блока памяти 6(П1), ко второму входу которого подключен выход 18(у1) первого блока памяти 6(П1). Выходы первого 16(И1) логического элемента И и второго 17(И2) логического элемента И первого блока памяти 6(П1) подключены ко второму 19(ИЛИ2) логическому элементу ИЛИ первого блока памяти 6(П1), выход которого является выходом 18(у1) первого блока памяти 6(П1).In the first memory block 6 (P1), the first phase 14 (a) and the second phase 15 (b) are connected to the first and second input of the first 16 (I1) logic element AND of the first memory block 6 (P1), also the second phase 15 (b) connected to the first input of the second 17 (I2) logical element AND of the first memory block 6 (P1), to the second input of which the output 18 (y1) of the first memory block 6 (P1) is connected. The outputs of the first 16 (AND1) logic element AND and the second 17 (AND2) logic element AND of the first memory block 6 (P1) are connected to the second 19 (OR2) logic element OR of the first memory block 6 (P1), the output of which is output 18 (y1 ) of the first memory block 6 (P1).

Во втором блоке памяти 7(П2) вторая фаза 15(b), третья фаза 20(c), четвертая фаза 21(d) и выход 18(у1) первого блока памяти подключены к третьему 22(И3) логическому элементу И второго блока памяти 7(П2), также третья фаза 20(c) подключена к первому входу четвертого 23 (И4) логического элемента И второго блока памяти 7(П2), ко второму входу которого подключен выход 24(у2) второго блока памяти 7(П2). Выходы третьего 22(И3) логического элемента И и четвертого 23(И4) логического элемента И второго блока памяти 7(П2) подключены к третьему 25(ИЛИ3) логическому элементу ИЛИ второго блока памяти 7(П2), выход которого является выходом 24(у2) второго блока памяти 7(П2).In the second memory block 7 (P2), the second phase 15 (b), the third phase 20 (c), the fourth phase 21 (d) and the output 18 (y1) of the first memory block are connected to the third 22 (I3) logical element AND of the second memory block 7 (P2), also the third phase 20 (c) is connected to the first input of the fourth 23 (I4) logic element AND of the second memory block 7 (P2), to the second input of which the output 24 (y2) of the second memory block 7 (P2) is connected. The outputs of the third 22 (AND3) logic element AND and the fourth 23 (AND4) logic element AND of the second memory block 7 (P2) are connected to the third 25 (OR3) logical element OR of the second memory block 7 (P2), the output of which is output 24 (y2 ) of the second memory block 7 (P2).

В третьем блоке памяти 8(П3) к пятому 26(И5) логическому элементу И третьего блока памяти 8(П3) подключены четвертая фаза 21(d), пятая фаза 27(e) и через первый 28(НЕ1) логический элемент НЕ подключен выход 24(у2) второго блока памяти 7(П2). Также пятая фаза 27(e) подключена к первому входу шестого 29(И6) логического элемента И третьего блока памяти 8(П3), ко второму входу которого подключен выход 30(у3) третьего блока памяти 8(П3). Выходы пятого 26(И5) логического элемента И и шестого 29(И6) логического элемента И третьего блока памяти 8(П3) подключены к четвертому 31(ИЛИ4) логическому элементу ИЛИ третьего блока памяти 8(П3), выход которого является выходом 30(у3) третьего блока памяти 8(П3).In the third memory block 8 (P3), the fourth phase 21 (d), the fifth phase 27 (e) are connected to the fifth 26 (I5) logic element AND of the third memory block 8 (P3), and the output is NOT connected via the first 28 (NOT1) logic element 24 (y2) of the second memory block 7 (P2). Also, the fifth phase 27 (e) is connected to the first input of the sixth 29 (I6) logic element AND of the third memory block 8 (P3), to the second input of which the output 30 (y3) of the third memory block 8 (P3) is connected. The outputs of the fifth 26 (I5) logical element AND and the sixth 29 (I6) logical element AND of the third memory block 8 (P3) are connected to the fourth 31 (OR4) logical element OR of the third memory block 8 (P3), the output of which is output 30 (y3 ) of the third memory block 8 (P3).

Выход 18(у1) первого блока памяти 6(П1), выход 24(у2) второго блока памяти 7(П2), выход 30(у3) третьего блока памяти 8(П3) через первый светодиод 9(HL1), второй светодиод 10(HL2), третий светодиод 11(HL3), соответственно, подключены к первому 12(ИЛИ1) логическому элементу ИЛИ, выход которого, через четвертый светодиод 13(HL4), подключен к входу 32(Y∑) исполнительного устройства.Output 18 (y1) of the first memory block 6 (P1), output 24 (y2) of the second memory block 7 (P2), output 30 (y3) of the third memory block 8 (P3) through the first LED 9 (HL1), and the second LED 10 ( HL2), the third LED 11 (HL3), respectively, is connected to the first 12 (OR1) logical element OR, the output of which, through the fourth LED 13 (HL4), is connected to the input 32 (Y ∑ ) of the actuator.

Устройство определения правильной последовательности чередования прямоугольных импульсов от пятифазного источника питания работает следующим образом.A device for determining the correct sequence of alternating rectangular pulses from a five-phase power source operates as follows.

В первый момент времени t1 с первой фазы 14(a) поступает прямоугольный импульс на первый вход первого 16(И1) логического элемента И первого блока памяти 6(П1), на выходе первого 16(И1) логического элемента И первого блока памяти 6(111) сигнал отсутствует, таким образом, на выходе 18(у1) первого блока памяти 6(П1) и входе 32(Y∑) исполнительного элемента сигнала нет.At the first moment of time t1, a rectangular pulse is supplied from the first phase 14 (a) to the first input of the first 16 (I1) logic element AND of the first memory block 6 (P1), at the output of the first 16 (I1) logic element And the first memory block 6 (111 ) there is no signal, thus, there is no signal at output 18 (y1) of the first memory block 6 (P1) and input 32 (Y ∑ ) of the actuator.

Во второй момент времени t2 с первой фазы 14(a) продолжает поступать прямоугольный импульс. На ходе 32(Y∑) исполнительного устройства сигнала нет.At the second time moment t2, a rectangular pulse continues to flow from the first phase 14 (a). At 32 (Y ходе ) of the actuator, there is no signal.

В третий момент времени t3 с первой фазы 14(a) продолжает поступать прямоугольный импульс, со второй фазы 15(b) поступает прямоугольный импульс на второй вход третьего 22(И3) логического элемента И второго блока памяти 7(П2), на выходе которого сигнал отсутствует, также со второй фазы 15(b) прямоугольный импульс поступает на второй вход первого 16(И1) логического элемента И первого блока памяти 6(П1) и первый вход второго 17(И2) логического элемента И первого блока памяти 6(П1). На выходе первого 16(И1) логического элемента И первого блока памяти 6(П1) сигнал присутствует и поступает на первый вход второго 19(ИЛИ2) логического элемента ИЛИ первого блока памяти 6(П1). С выхода 18(у1) первого блока памяти 6(П1) сигнал поступает на второй вход второго 17(И2) логического элемента И первого блока памяти 6(П1) и первый вход третьего 22(И3) логического элемента И второго блока памяти 7(П2), на выходе которого сигнал отсутствует. Таким образом происходит запоминание сигнала в первом блоке памяти 6(П1) по прямоугольному импульсу, поступающему со второй фазы 15(b). Также с выхода 18(у1) первого блока памяти 6(П1) сигнал поступает на первый светодиод 9(HL1). Первый светодиод 9(HL1) загорается, и с его выхода сигнал поступает на первый вход первого 12(ИЛИ1) логического элемента ИЛИ, с выхода которого сигнал поступает на четвертый светодиод 13(HL4). Светодиод 14(HL4) загорается. Так на выходе 18(у1) первого блока памяти 6(П1) и входе 32(Y∑) исполнительного элемента сигнал присутствует.At the third moment of time t3, a rectangular pulse continues to flow from the first phase 14 (a), from the second phase 15 (b) a rectangular pulse arrives at the second input of the third 22 (I3) logic element AND of the second memory block 7 (P2), at the output of which a signal absent, also from the second phase 15 (b) a rectangular pulse is supplied to the second input of the first 16 (I1) logic element AND of the first memory block 6 (P1) and the first input of the second 17 (I2) logic element And the first memory block 6 (P1). At the output of the first 16 (I1) logical element AND of the first memory block 6 (P1), a signal is present and fed to the first input of the second 19 (OR2) logical element OR of the first memory block 6 (P1). From the output 18 (y1) of the first memory block 6 (P1), the signal goes to the second input of the second 17 (I2) logical element And the first memory block 6 (P1) and the first input of the third 22 (I3) logical element And the second memory block 7 (P2 ), at the output of which there is no signal. Thus, the signal is memorized in the first memory block 6 (P1) by a rectangular pulse coming from the second phase 15 (b). Also, from the output 18 (y1) of the first memory block 6 (P1), the signal goes to the first LED 9 (HL1). The first LED 9 (HL1) lights up, and from its output, the signal enters the first input of the first 12 (OR1) OR gate, from the output of which the signal enters the fourth LED 13 (HL4). LED 14 (HL4) lights up. So at the output 18 (y1) of the first memory block 6 (P1) and input 32 (Y ∑ ) of the actuating element, the signal is present.

В четвертый момент времени t4 с первой фазы 14(a) и второй фазы 15(b) продолжают поступать прямоугольные импульсы. На выходе 18(у1) первого блока памяти 6(П1) и входе 32(Y∑) исполнительного устройства сигнал присутствует.At the fourth time t4, rectangular pulses continue to arrive from the first phase 14 (a) and the second phase 15 (b). At output 18 (y1) of the first memory block 6 (P1) and input 32 (Y∑) of the actuator, a signal is present.

В пятый момент времени t5 с первой фазы 14(a) и второй фазы 15(b) продолжают поступать прямоугольные импульсы, также с третьей фазы 20(c) поступает прямоугольный импульс на третий вход третьего 22(И3) логического элемента И второго блока памяти 7(П2) и на первый вход четвертого 23 (И4) логического элемента И второго блока памяти 7(П2), на выходе третьего 22(И3) и четвертого 23(И4) логических элементов И второго блока памяти 7(П2) сигнал отсутствует. Таким образом на выходе первого блока памяти 18(у1) сигнал сохраняется за счет памяти по прямоугольному импульсу, поступающему со второй фазы 15(b). На входе 32(Y∑) исполнительного элемента сигнал присутствует.At the fifth moment of time t5, rectangular pulses continue to arrive from the first phase 14 (a) and the second phase 15 (b), and from the third phase 20 (c) a rectangular pulse arrives at the third input of the third 22 (I3) logic element AND of the second memory block 7 (P2) and the first input of the fourth 23 (I4) logical element AND of the second memory block 7 (P2), the output of the third 22 (I3) and fourth 23 (I4) logical elements AND of the second memory block 7 (P2) is missing. Thus, at the output of the first memory block 18 (y1), the signal is stored due to the memory by a rectangular pulse coming from the second phase 15 (b). At input 32 (Y ∑ ) of the actuator, a signal is present.

В шестой момент времени t6 с первой фазы 14(a) перестает поступать прямоугольный импульс, а со второй фазы 15(b) и третьей фазы 20(c) продолжают поступать прямоугольные импульсы. На выходе первого блока памяти 18(у1) сигнал сохраняется. На входе 32(Y∑) исполнительного элемента сигнал присутствует.At the sixth time instant t6, a rectangular pulse ceases to come from the first phase 14 (a), and rectangular pulses continue to come from the second phase 15 (b) and the third phase 20 (c). At the output of the first memory block 18 (y1), the signal is stored. At input 32 (Y ∑ ) of the actuator, a signal is present.

В седьмой момент времени t7 со второй фазы 15(b) и третьей фазы 20(c) продолжают поступать прямоугольные импульсы, также с четвертой фазы 21(d) начинает поступать прямоугольный импульс на четвертый вход третьего 22(И3) логического элемента И второго блока памяти 7(П2) и на второй вход пятого 26(И5) логического элемента И третьего блока памяти 8(П3), на выходе которого сигнал отсутствует. С выхода третьего 22(И3) логического элемента И второго блока памяти сигнал поступает на первый вход третьего 25(ИЛИ3) логического элемента ИЛИ второго блока памяти 7(П2), на выходе которого сигнал присутствует. С выхода 24(у2) второго блока памяти сигнал поступает на первый 28(НЕ1) логический элемент НЕ, на выходе которого сигнал отсутствует, а также сигнал поступает на второй вход четвертого 23 (И4) логического элемента И второго блока памяти 7(П2), с выхода которого сигнал поступает на второй вход третьего 25(ИЛИ3) логического элемента ИЛИ второго блока памяти 7(П2). Таким образом происходит запоминание сигнала во втором блоке памяти 7(П2) по прямоугольному импульсу поступающему с третьей фазы 20(c). Также с выхода 24(у2) второго блока памяти 7(П2) сигнал поступает на второй светодиод 10(HL2). Второй светодиод 10(HL2) загорается, и с его выхода сигнал поступает на второй вход первого 12(ИЛИ1) логического элемента ИЛИ, с выхода которого сигнал поступает на четвертый светодиод 13(HL4). Светодиод 13(HL4) загорается. Так на выходе 18(у1) первого блока памяти 6(П1), выходе 24(у2) второго блока памяти 7(П2) и входе 32(Y∑) исполнительного элемента сигнал присутствует.At the seventh point in time t7, rectangular pulses continue to come from the second phase 15 (b) and third phase 20 (c), and from the fourth phase 21 (d) a rectangular pulse starts to arrive at the fourth input of the third 22 (I3) logical element AND of the second memory block 7 (P2) and to the second input of the fifth 26 (I5) logic element AND of the third memory block 8 (P3), at the output of which there is no signal. From the output of the third 22 (AND3) logical element AND of the second memory block, the signal is fed to the first input of the third 25 (OR3) logical element OR of the second memory unit 7 (P2), at the output of which the signal is present. From the output 24 (y2) of the second memory block, the signal enters the first 28 (HE1) logical element NOT, the output of which there is no signal, and the signal goes to the second input of the fourth 23 (I4) logical element AND of the second memory block 7 (P2), from the output of which the signal goes to the second input of the third 25 (OR3) logical element OR of the second memory block 7 (P2). Thus, the signal is stored in the second memory block 7 (P2) by a rectangular pulse coming from the third phase 20 (c). Also, from output 24 (y2) of the second memory block 7 (P2), the signal enters the second LED 10 (HL2). The second LED 10 (HL2) lights up, and from its output the signal enters the second input of the first 12 (OR1) logical element OR, from the output of which the signal enters the fourth LED 13 (HL4). LED 13 (HL4) lights up. So at the output 18 (y1) of the first memory block 6 (P1), the output 24 (y2) of the second memory block 7 (P2) and the input 32 (Y ∑ ) of the actuating element, the signal is present.

В восьмой момент времени t8 со второй фазы 15(b) перестает поступать прямоугольный импульс, сигнал отсутствует на выходе 18(у1) первого блока памяти 6(П1). Светодиод 9(HL1) гаснет. С третьей фазы 20(c) и четвертой фазы 21(d) продолжают поступать прямоугольные импульсы. На выходе 24(у2) второго блока памяти 7(П2) сигнал сохраняется благодаря запоминанию сигнала во втором блоке памяти 7(П2) по поступающему прямоугольному импульсу с третьей фазы 20(c). На входе 32(Y∑) исполнительного элемента сигнал присутствует.At the eighth point in time t8, a rectangular pulse ceases to come from the second phase 15 (b), there is no signal at the output 18 (y1) of the first memory block 6 (P1). LED 9 (HL1) turns off. From the third phase 20 (c) and the fourth phase 21 (d), rectangular pulses continue to flow. At the output 24 (y2) of the second block of memory 7 (P2), the signal is stored due to the storage of the signal in the second block of memory 7 (P2) by the incoming rectangular pulse from the third phase 20 (c). At input 32 (Y ∑ ) of the actuator, a signal is present.

В девятый момент времени t9 с третьей фазы 20(c) и четвертой фазы 21(d) продолжают поступать прямоугольные импульсы, с пятой фазы 27(e) поступает прямоугольный импульс на третий вход пятого 26(И5) логического элемента И третьего блока памяти 8(П3) и первый вход шестого 29(И6) логического элемента И третьего блока памяти 8(П3). На выходах пятого 26(И5) и шестого 29(И6) логических элементов И третьего блока памяти 8(П3) сигнал отсутствует. На выходе 24(у2) второго блока памяти 7(П2) и входе 32(Y∑) исполнительного элемента сигнал присутствует.At the ninth point in time t9, rectangular pulses continue to flow from the third phase 20 (c) and the fourth phase 21 (d), from the fifth phase 27 (e) a rectangular pulse arrives at the third input of the fifth 26 (I5) logic element AND of the third memory block 8 ( P3) and the first input of the sixth 29 (I6) logical element AND of the third memory block 8 (P3). At the outputs of the fifth 26 (I5) and sixth 29 (I6) logic elements AND of the third memory block 8 (P3), there is no signal. At output 24 (y2) of the second memory block 7 (P2) and input 32 (Y ∑ ) of the actuating element, a signal is present.

В десятый момент времени t10 с третьей фазы 20(c) перестает поступать прямоугольный импульс, сигнал отсутствует на выходе 24(у2) второго блока памяти 7(П2). Светодиод 10(HL2) гаснет. На выходе первого 28(НЕ1) логического элемента НЕ сигнал присутствует. С четвертой фазы 21(d) и пятой фазы 27(e) продолжают поступать прямоугольные импульсы. С выхода первого 28(НЕ1) логического элемента НЕ сигнал поступает на первый вход пятого 26(И5) логического элемента И третьего блока памяти 8(П3), с выхода которого сигнал поступает на вход четвертого 31(ИЛИ4) логического элемента ИЛИ третьего блока памяти 8(П3). С выхода 30(у3) третьего блока памяти 8(П3) сигнал поступает на второй вход шестого 29(И6) логического элемента И третьего блока памяти 8(П3), с выхода которого сигнал поступает на второй вход четвертого 31(ИЛИ4) логического элемента ИЛИ третьего блока памяти 8(П3). Таким образом, происходит запоминание сигнала в третьем блоке памяти 8(П3) по прямоугольному импульсу, поступающему с фазы 27(e). С выхода 30(у3) третьего блока памяти 8(П3) сигнал поступает на третий светодиод 11(HL3). Третий светодиод 11(HL3) загорается и с его выхода сигнал поступает на третий вход первого 12(ИЛИ1) логического элемента ИЛИ, с выхода которого сигнал поступает на четвертый светодиод 13(HL4). Светодиод 13(HL4) загорается. Так на выходе 30(у3) третьего блока памяти 8(113) и входе 32(Y∑) исполнительного элемента сигнал присутствует.At the tenth point in time t10, a rectangular pulse ceases to come from the third phase 20 (c), there is no signal at output 24 (y2) of the second memory block 7 (P2). LED 10 (HL2) turns off. The output of the first 28 (NOT1) logic element is NOT a signal. From the fourth phase 21 (d) and the fifth phase 27 (e), rectangular pulses continue to flow. From the output of the first 28 (NOT1) logical element, the signal NOT arrives at the first input of the fifth 26 (I5) logical element AND of the third memory unit 8 (P3), the output of which the signal is fed to the input of the fourth 31 (OR4) logical element OR of the third memory unit 8 (P3). From the output 30 (y3) of the third memory block 8 (P3), the signal is fed to the second input of the sixth 29 (I6) logical element AND of the third memory block 8 (P3), the output of which the signal is fed to the second input of the fourth 31 (OR4) logical element OR third block of memory 8 (P3). Thus, the signal is stored in the third block of memory 8 (P3) by a rectangular pulse coming from phase 27 (e). From the output 30 (y3) of the third memory block 8 (P3), the signal enters the third LED 11 (HL3). The third LED 11 (HL3) lights up and from its output the signal enters the third input of the first 12 (OR1) logical element OR, from the output of which the signal enters the fourth LED 13 (HL4). LED 13 (HL4) lights up. So at the output 30 (y3) of the third memory block 8 (113) and input 32 (Y ∑ ) of the actuating element, the signal is present.

В одиннадцатый момент времени t11 с четвертой фазы 21(d) и пятой фазы 27(e) продолжают поступать прямоугольные импульсы, а также с фазы 14(a) поступает прямоугольный импульс на первый вход первого 16(И1) логического элемента И первого блока памяти 6(П1), на выходе первого 16(И1) логического элемента И первого блока памяти 6(111) сигнал отсутствует. На выходе 30(у3) третьего блока памяти 8(П3) и входе 32(Y∑) исполнительного элемента сигнал присутствует.At the eleventh point in time t11, rectangular pulses continue to be received from the fourth phase 21 (d) and fifth phase 27 (e), and also from the phase 14 (a), a rectangular pulse is supplied to the first input of the first 16 (I1) logical element AND of the first memory block 6 (P1), at the output of the first 16 (I1) logic element AND of the first memory block 6 (111), there is no signal. At output 30 (y3) of the third memory block 8 (P3) and input 32 (Y ∑ ) of the actuator, a signal is present.

В двенадцатый момент времени t12 с четвертой фазы 21(d) перестает поступать прямоугольный импульс, сигнал отсутствует на выходе пятого 26(И5) логического элемента И третьего блока памяти 8(П3). С первой фазы 14(a) и пятой фазы 27(e) продолжает поступать прямоугольный импульс. На выходе 30(у3) третьего блока памяти 8(П3) сигнал сохраняется благодаря запоминанию сигнала в третьем блоке памяти 8(П3) по поступающему прямоугольному импульсу с пятой фазы 27(e). На входе 32(Y∑) исполнительного элемента сигнал присутствует.At the twelfth point in time t12, a rectangular pulse ceases to arrive from the fourth phase 21 (d), there is no signal at the output of the fifth 26 (I5) logic element AND of the third memory block 8 (P3). From the first phase 14 (a) and the fifth phase 27 (e), a rectangular pulse continues to flow. At the output 30 (y3) of the third memory block 8 (P3), the signal is stored by storing the signal in the third memory block 8 (P3) by an incoming rectangular pulse from the fifth phase 27 (e). At input 32 (Y ∑ ) of the actuator, a signal is present.

В тринадцатый момент времени t13 с первой фазы 14(a) и пятой фазы 27(e) продолжает поступать прямоугольный импульс, с фазы 15(b) поступает прямоугольный импульс на второй вход третьего 22(И3) логического элемента И второго блока памяти 7(П2), на выходе которого сигнал отсутствует, также со второй фазы 15(b) прямоугольный импульс поступает на второй вход первого 16(И1) логического элемента И первого блока памяти 6(П1) и первый вход второго 17(И2) логического элемента И первого блока памяти 6(П1). На выходе первого 16(И1) логического элемента И первого блока памяти 6(П1) сигнал присутствует и поступает на первый вход второго 19(ИЛИ2) логического элемента ИЛИ первого блока памяти 6(П1). С выхода 18(у1) первого блока памяти 6(П1) сигнал поступает на второй вход второго 17(И2) логического элемента И первого блока памяти 6(П1) и первый вход третьего 22(И3) логического элемента И второго блока памяти 7(П2), на выходе которого сигнал отсутствует. Таким образом происходит запоминание сигнала в первом блоке памяти 6(П1) по прямоугольному импульсу поступающему со второй фазы 15(b). Также с выхода 18(у1) первого блока памяти 6(П1) сигнал поступает на первый светодиод 9(HL1). Первый светодиод 9(HL1) загорается, и с его выхода сигнал поступает на первый вход первого 12(ИЛИ1) логического элемента ИЛИ, с выхода которого сигнал поступает на четвертый светодиод 13(HL4). Светодиод 13(HL4) загорается. Так на выходе 18(у1) первого блока памяти 6(П1), выходе 30(у2) второго блока памяти 7(П2) и входе 32(Y∑) исполнительного элемента сигнал присутствует.At the thirteenth moment of time t13, a rectangular pulse continues to flow from the first phase 14 (a) and fifth phase 27 (e), from a phase 15 (b) a rectangular pulse arrives at the second input of the third 22 (I3) logic element AND of the second memory block 7 (P2 ), at the output of which there is no signal, also from the second phase 15 (b) a rectangular pulse is supplied to the second input of the first 16 (I1) logic element AND of the first memory block 6 (P1) and the first input of the second 17 (I2) logic element And of the first block memory 6 (P1). At the output of the first 16 (I1) logical element AND of the first memory block 6 (P1), a signal is present and fed to the first input of the second 19 (OR2) logical element OR of the first memory block 6 (P1). From the output 18 (y1) of the first memory block 6 (P1), the signal goes to the second input of the second 17 (I2) logical element And the first memory block 6 (P1) and the first input of the third 22 (I3) logical element And the second memory block 7 (P2 ), at the output of which there is no signal. Thus, the signal is stored in the first block of memory 6 (P1) by a rectangular pulse coming from the second phase 15 (b). Also, from the output 18 (y1) of the first memory block 6 (P1), the signal goes to the first LED 9 (HL1). The first LED 9 (HL1) lights up, and from its output the signal enters the first input of the first 12 (OR1) logical element OR, from the output of which the signal enters the fourth LED 13 (HL4). LED 13 (HL4) lights up. So at the output 18 (y1) of the first memory block 6 (P1), the output 30 (y2) of the second memory block 7 (P2) and the input 32 (Y ∑ ) of the actuating element, the signal is present.

В четырнадцатый момент времени t14 с пятой фазы 27(e) перестает поступать прямоугольный импульс, сигнал отсутствует на выходе шестого 29(И6) логического элемента И третьего блока памяти 8(П3). На выходе 30(у3) третьего блока памяти 8(П3) сигнал отсутствует. Светодиод 11(HL3) гаснет. С фазы 14(a) и фазы 15(b) продолжает поступать прямоугольный импульс. На выходе 18(у1) первого блока памяти 6(П1) и входе 32(Y∑) исполнительного элемента сигнал присутствует.At the fourteenth point in time t14, a rectangular pulse ceases to arrive from the fifth phase 27 (e), there is no signal at the output of the sixth 29 (I6) logic element AND of the third memory block 8 (P3). At the output 30 (y3) of the third memory block 8 (P3), there is no signal. LED 11 (HL3) turns off. From phase 14 (a) and phase 15 (b), a rectangular pulse continues to flow. At output 18 (y1) of the first memory block 6 (P1) and input 32 (Y ∑ ) of the actuator, a signal is present.

В последующие моменты времени цикл повторяется с момента времени t14.At subsequent times, the cycle repeats from time t14.

Так при правильной последовательности чередования прямоугольных импульсов, поступающих от пятифазного источника питания, четвертый светодиод 13(HL4) горит постоянно, в то время, как при неправильной последовательности чередования фаз четвертый светодиод 13(HL4) горит прерывисто. По работе первого 9(HL1), второго 10(HL2), третьего 11(HL3) светодиодов можно определить, где именно произошла неисправность.So, with the correct sequence of alternating rectangular pulses from a five-phase power supply, the fourth LED 13 (HL4) is lit continuously, while when the sequence of alternating phases is incorrect, the fourth LED 13 (HL4) is lit intermittently. From the operation of the first 9 (HL1), second 10 (HL2), third 11 (HL3) LEDs, it is possible to determine where exactly the malfunction occurred.

Таким образом, предлагаемое устройство определения правильной последовательности чередования прямоугольных импульсов от пятифазного источника питания имеет преимущество перед устройством для защиты трехфазной нагрузки от изменения чередования фаз и обрыва фазы, выбранным в качестве прототипа, заключающееся в обеспечении проверки правильного чередования сигналов для пяти фаз, что позволяет заметно расширить область применения устройства в технологических процессах, в которых неправильная последовательность подачи управляющих сигналов может привести к аварийной ситуации.Thus, the proposed device for determining the correct sequence of alternating rectangular pulses from a five-phase power supply has an advantage over the device for protecting the three-phase load from changing phase rotation and phase failure, selected as a prototype, which consists in providing verification of the correct alternation of signals for five phases, which allows expand the scope of the device in technological processes in which the wrong sequence of submission of control s Signals may cause an emergency.

Claims (1)

Устройство определения правильной последовательности чередования прямоугольных импульсов от пятифазного источника питания, содержащее источники прямоугольных импульсов, подключенные к контролируемой последовательности фаз, логические элементы И и НЕ, исполнительный элемент, отличающееся тем, что устройство содержит три блока памяти, построенные на двух логических элементах И и одном логическом элементе ИЛИ каждый, выходы первого, второго и третьего блоков памяти через первый, второй и третий светодиоды соответственно связаны с первым логическим элементом ИЛИ, выход которого через четвертый светодиод подключен ко входу исполнительного элемента, в первом блоке памяти выходы первого и второго источников прямоугольных импульсов подключены к первому логическому элементу И первого блока памяти, также выход второго источника прямоугольных импульсов подключен к первому входу второго логического элемента И первого блока памяти, со вторым входом которого связан выход первого блока памяти, выходы первого и второго логических элементов И первого блока памяти подключены ко второму логическому элементу ИЛИ первого блока памяти, выход со второго логического элемента ИЛИ является выходом первого блока памяти, во втором блоке памяти выход второго, третьего, четвертого источников прямоугольных импульсов и выход перового блока памяти подключены к третьему логическому элементу И второго блока памяти, также выход третьего источника прямоугольных импульсов подключен к первому входу четвертого логического элемента И второго блока памяти, со вторым входом которого связан выход второго блока памяти, выходы третьего и четвертого логических элементов И второго блока памяти подключены к третьему логическому элементу ИЛИ второго блока памяти, выход с третьего логического элемента ИЛИ второго блока памяти является выходом второго блока памяти, в третьем блоке памяти выход второго блока памяти через первый логический элемент НЕ, а также выходы четвертого, пятого источников прямоугольных импульсов подключены к пятому логическому элементу И третьего блока памяти, также выход пятого источника прямоугольных импульсов подключен к первому входу шестого логического элемента И третьего блока памяти, со вторым входом которого связан выход третьего блока памяти, выходы пятого и шестого логических элементов И третьего блока памяти подключены к четвертому логическому элементу ИЛИ третьего блока памяти, выход четвертого логического элемента ИЛИ третьего блока памяти является выходом третьего блока памяти.A device for determining the correct sequence of alternating rectangular pulses from a five-phase power supply, containing sources of rectangular pulses connected to a controlled phase sequence, logical elements AND and NOT, an executive element, characterized in that the device contains three memory units built on two logical elements And and one logical element OR each, the outputs of the first, second and third memory blocks through the first, second and third LEDs are respectively connected to logical OR element, the output of which through the fourth LED is connected to the input of the actuating element, in the first memory block the outputs of the first and second sources of rectangular pulses are connected to the first logical element AND of the first memory block, also the output of the second source of rectangular pulses is connected to the first input of the second logic element And the first memory block, with the second input of which the output of the first memory block is connected, the outputs of the first and second logic elements And the first memory block are connected about the second logical element OR of the first memory block, the output from the second logical element OR is the output of the first memory block, in the second memory block the output of the second, third, fourth sources of rectangular pulses and the output of the first memory block are connected to the third logical element AND of the second memory block, also the output of the third source of rectangular pulses is connected to the first input of the fourth logical element AND of the second memory block, with the second input of which the output of the second memory block is connected, the outputs are t of it and the fourth logical elements AND of the second memory block are connected to the third logical element OR of the second memory block, the output from the third logical element OR of the second memory block is the output of the second memory block, in the third memory block the output of the second memory block through the first logical element is NOT, and the outputs of the fourth, fifth sources of rectangular pulses are connected to the fifth logical element AND of the third memory block, also the output of the fifth source of rectangular pulses is connected to the first input about the logical element AND of the third memory block, with the second input of which the output of the third memory block is connected, the outputs of the fifth and sixth logical elements AND of the third memory block are connected to the fourth logical element OR of the third memory block, the output of the fourth logical element OR of the third memory block is the output of the third block memory.
RU2019129570U 2019-09-18 2019-09-18 A device for determining the correct sequence of alternating rectangular pulses from a five-phase power source RU195864U1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2019129570U RU195864U1 (en) 2019-09-18 2019-09-18 A device for determining the correct sequence of alternating rectangular pulses from a five-phase power source

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2019129570U RU195864U1 (en) 2019-09-18 2019-09-18 A device for determining the correct sequence of alternating rectangular pulses from a five-phase power source

Publications (1)

Publication Number Publication Date
RU195864U1 true RU195864U1 (en) 2020-02-07

Family

ID=69416163

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2019129570U RU195864U1 (en) 2019-09-18 2019-09-18 A device for determining the correct sequence of alternating rectangular pulses from a five-phase power source

Country Status (1)

Country Link
RU (1) RU195864U1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1089693A1 (en) * 1982-09-01 1984-04-30 Алтайский политехнический институт им.И.И.Ползунова Device for protecting three-phase load against phase alternation change and open phase
US5652505A (en) * 1995-12-18 1997-07-29 Neilsen-Kuljian, Inc. Power consumption measurement device for a multiphase alternating current system
RU38252U1 (en) * 2003-12-02 2004-05-27 Федеральное государственное унитарное предприятие "Всероссийский научно-исследовательский институт "Сигнал" DEVICE FOR CONTINUOUS CONTROL OF AVAILABILITY AND PROPERTIES OF ALTERNATION OF PHASES OF THE PHASE OF THE THREE-PHASE VOLTAGE NETWORK

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1089693A1 (en) * 1982-09-01 1984-04-30 Алтайский политехнический институт им.И.И.Ползунова Device for protecting three-phase load against phase alternation change and open phase
US5652505A (en) * 1995-12-18 1997-07-29 Neilsen-Kuljian, Inc. Power consumption measurement device for a multiphase alternating current system
RU38252U1 (en) * 2003-12-02 2004-05-27 Федеральное государственное унитарное предприятие "Всероссийский научно-исследовательский институт "Сигнал" DEVICE FOR CONTINUOUS CONTROL OF AVAILABILITY AND PROPERTIES OF ALTERNATION OF PHASES OF THE PHASE OF THE THREE-PHASE VOLTAGE NETWORK

Similar Documents

Publication Publication Date Title
US8117484B2 (en) Method and device for generation of out-of-phase binary signals, and use of the same
GB2215147A (en) Apparatus and method for controlling pwm-controlled voltage type inverter
RU195864U1 (en) A device for determining the correct sequence of alternating rectangular pulses from a five-phase power source
JP2018023195A5 (en)
JP5885977B2 (en) PWM signal output circuit, PWM signal output control method, and program
RU195858U1 (en) Device for determining the correct sequence of alternating rectangular pulses from a four-phase power source
US9379580B2 (en) Uninterruptable power supply
JP2004045431A (en) Electronically controlled mechanical clock and its control method
RU38252U1 (en) DEVICE FOR CONTINUOUS CONTROL OF AVAILABILITY AND PROPERTIES OF ALTERNATION OF PHASES OF THE PHASE OF THE THREE-PHASE VOLTAGE NETWORK
SU794704A1 (en) Self-sustained thyristorized inverter control device
RU2044394C1 (en) Device for control of n groups of rectifying gates of rectifier
SU1089693A1 (en) Device for protecting three-phase load against phase alternation change and open phase
SU1102008A1 (en) One-channel synchronous phase control device for polyphase rectifier converter
RU188376U1 (en) Frequency phase comparator
SU725204A1 (en) Multi-channel pulse generator
SU813324A1 (en) Device for monitoring phase alternation of three-phase load
SU1547049A1 (en) Pulse synchronizing device
RU2220472C1 (en) Frequency relay
SU126670A1 (en) Parallel binary adder
SU1050061A1 (en) Stabilized voltage converter
RU2642347C1 (en) Method of comparison of controlling signals and device for its realization
SU1591159A1 (en) Digital voltage converter
RU1791925C (en) Device for control of n-phase pulse voltage converter
SU1365043A1 (en) Device for detecting generation of parasitic oscillations of drive units of electronic-mechanical balance clocks
JPS5947975A (en) 3-phase signal generator

Legal Events

Date Code Title Description
MM9K Utility model has become invalid (non-payment of fees)

Effective date: 20200919