RU188978U1

RU188978U1 - UNIFIED RECONFIGURED SCHEME OF COMMUTATION OF FAST FURIET TRANSFORMATION

Info

Publication number: RU188978U1
Application number: RU2018144349U
Authority: RU
Inventors: Павел Сергеевич Поперечный; Ирина Юрьевна Поперечная; Ярослав Ярославович Петричкович; Татьяна Владимировна Солохина
Priority date: 2018-12-14
Filing date: 2018-12-14
Publication date: 2019-04-30

Abstract

Полезная модель относится к области цифровой обработки сигналов. Техническим результатом полезной модели является создание унифицированной реконфигурируемой схемы коммутации БПФ с меньшими аппаратными затратами за счет использования двух массивов памяти для всех стадий вычислений, один из которых предназначен для входных отсчетов, а другой - для выходных отсчетов, эти же массивы памяти используют для промежуточных вычислений (стадий в случае конвейерной структуры), а также за счет использования единой схемы коммутации, не требующей перенастройки с каждым тактом. 3 з.п. ф-лы, 7 ил.The invention relates to the field of digital signal processing. The technical result of the utility model is the creation of a unified reconfigurable FFT switching circuit with less hardware costs due to the use of two memory arrays for all stages of computation, one of which is intended for input samples and the other for output samples, stages in the case of a conveyor structure), as well as through the use of a single switching circuit that does not require reconfiguration with each clock cycle. 3 hp f-ly, 7 ill.

Description

Полезная модель относится к области цифровой обработки сигналов, а именно к унифицированным реконфигурируемым схемам коммутации быстрого преобразования Фурье (БПФ). Быстрое преобразование Фурье является алгоритмом быстрого вычисления дискретного преобразования Фурье (ДПФ) и может применяться как для программной, так и для аппаратной реализации в устройствах вычисления БПФ ввиду гораздо меньшего количества умножителей и сумматоров по сравнению с ДПФ. Преобразование Фурье, как одно из главных преобразований для цифровой обработки сигналов, используется практически во всех областях современной техники. Многие цифровые стандарты связи, телевидения, измерительная аппаратура и т.д. подразумевают использование БПФ.The invention relates to the field of digital signal processing, in particular, to unified reconfigurable switching schemes of the fast Fourier transform (FFT). Fast Fourier Transform is a fast computational discrete Fourier transform (DFT) algorithm and can be used for both software and hardware implementations in FFT computing devices due to a much smaller number of multipliers and adders compared to the DFT. Fourier transform, as one of the main transformations for digital signal processing, is used in almost all areas of modern technology. Many digital standards for communications, television, instrumentation, etc. imply the use of FFT.

Хорошо известны две схемы вычисления БПФ: с прореживанием по частоте и с прореживанием по времени. По количеству математических операций (количеству аппаратных умножителей и сумматоров при аппаратной реализации) обе схемы одинаковы. Отличие в различном порядке либо входных (временных) отсчетов, либо выходных (частотных) отсчетов. Существует прямой порядок и порядок с инверсией адресов. БПФ вычисляют конвейерно по стадиям. Основным вычислительным узлом схемы БПФ является операция «бабочка», включающая в себя две комплексных операции умножения и суммирования. Также схема БПФ включает в себя блоки памяти и схему коммутации между ячейками блоков памяти различных стадий. Существует большое количество схем коммутации с оптимизацией по объему памяти, аппаратным затратам, быстродействию. Слабым местом в схеме коммутации является доступ к памяти ввиду того, что операция «бабочка» подразумевает вычитывание значений их разных адресов памяти, и после вычисления результата запись его в разные адреса. Адреса зависят от выбранной схемы коммутации и стадии вычисления БПФ. В классической схеме коммутации вычитывание значений и запись результатов осуществляют по-разному от стадии к стадии, что требует больших аппаратных затрат для вычисления адресов. К тому же, из однопортовой памяти, как правило, нельзя считать данные одновременно с двух адресов в один такт работы, что делает невозможным применение одного блока памяти для одной операции «бабочка».Two well-known FFT calculation schemes are well known: thinning by frequency and thinning by time. By the number of mathematical operations (the number of hardware multipliers and adders for hardware implementation), both schemes are the same. The difference in a different order or input (time) samples, or output (frequency) samples. There is a direct order and order with address inversion. FFT is calculated by pipeline in stages. The main computational node of the FFT scheme is the butterfly operation, which includes two complex operations of multiplication and summation. Also, the FFT circuit includes memory blocks and a switching circuit between cells of memory blocks of different stages. There are a large number of switching circuits with optimization in terms of memory size, hardware costs, and speed. The weak point in the switching scheme is access to memory due to the fact that the “butterfly” operation implies subtracting the values of their different memory addresses, and after calculating the result, write it to different addresses. Addresses depend on the selected switching scheme and the stage of calculation of the FFT. In the classical switching scheme, the subtraction of values and the recording of results are carried out differently from stage to stage, which requires a large amount of hardware to calculate the addresses. In addition, as a rule, it is not possible to read data from two addresses simultaneously from two addresses in one cycle of operation, which makes it impossible to use one memory block for a single butterfly operation.

Зачастую не требуется большое число отсчетов для БПФ. Например, устройство БПФ, построенное по классической схеме коммутации, рассчитано на максимум 2048 отсчетов для преобразования, однако требуется только 1024 для ускорения вычислений или уменьшения задержки. В этом случае применяют половину массивов памяти, а в остальной половине должны быть нули, тогда они не будут мешать вычислению. В случае применения унифицированной схемы коммутации БПФ, заявленной в полезной модели, простое обнуление «ненужных» отсчетов не приведет к правильному результату.Often, a large number of FFT samples are not required. For example, an FFT device built according to the classical switching scheme is designed for a maximum of 2048 samples for conversion, but only 1024 are required to speed up the calculations or reduce the delay. In this case, half of the memory arrays are used, and in the other half there should be zeros, then they will not interfere with the calculation. In the case of applying the unified FFT switching circuit declared in the utility model, simply zeroing out the “unnecessary” readings will not lead to the correct result.

В заявленной полезной модели описана схема коммутации БПФ с прореживанием по частоте и оптимизацией аппаратных затрат на схему коммутации. Также представлен способ построения заявленной унифицированной схемы коммутации БПФ с прореживанием по времени. Для меньшего чем максимальное число отсчетов заявленная схема является реконфигурируемой, при этом ее аппаратные затраты остаются прежними, как в случае отсутствия реконфигурируемости.The claimed utility model describes an FFT switching circuit with decimation by frequency and optimization of the hardware costs of the switching circuit. A method for constructing the claimed unified FFT switching circuit with thinning by time is also presented. For less than the maximum number of samples, the claimed scheme is reconfigurable, while its hardware costs remain the same, as in the case of the absence of reconfigurability.

Известно (патент US 6507860) высокоскоростное устройство выполнения БПФ за счет распараллеливания вычисления на каждой стадии конвейера.It is known (patent US 6507860) a high-speed device performing FFT due to parallelization of calculations at each stage of the conveyor.

Недостатком данного устройства заключается в том, что в нем за основу взята классическая схема коммутации от стадии к стадии, таким образом, данное устройство включает в себя сложную систему мультиплексоров для одновременного доступа в различные блоки памяти, при этом система мультиплексоров отличается от стадии к стадии. Таким образом, для работы данного устройства необходимы большие аппаратные затраты.The disadvantage of this device is that it is based on the classical switching scheme from stage to stage, thus, this device includes a complex system of multiplexers for simultaneous access to different memory blocks, and the system of multiplexers differs from stage to stage. Thus, the operation of this device requires large hardware costs.

Наиболее близкой к заявленной полезной модели является схема коммутации быстрого преобразования Фурье, описанная в патенте CN 103106180, в которой применяют единую (унифицированную) схему коммутации узлов «бабочки» в разных тадиях конвейера. Данная схема выбрана в качестве прототипа заявленной полезной модели.The closest to the claimed utility model is the fast Fourier transform switching circuit described in patent CN 103106180, in which a unified (unified) switching circuit of butterfly nodes is used in different conveyor tadiums. This scheme is chosen as a prototype of the claimed utility model.

Недостаток схемы прототипа заключается в том, что для реконфигурирования, а именно осуществления БПФ для меньшего числа отсчетов применяют комплексные умножители на отличающиеся поворотные множители по сравнению со схемой для максимального числа отсчетов. Таким образом, для работы схемы прототипа необходимы большие аппаратные затраты.The disadvantage of the prototype scheme is that for reconfiguration, namely the implementation of the FFT for a smaller number of samples, complex multipliers are used for different turning factors compared to the scheme for the maximum number of samples. Thus, the operation of the prototype circuit requires large hardware costs.

Техническим результатом полезной модели является создание унифицированной реконфигурируемой схемы коммутации БПФ с меньшими аппаратными затратами, за счет использования двух массивов памяти для всех стадий вычислений, один из которых предназначен для входных отсчетов, а другой для выходных отсчетов, эти же массивы памяти используют для промежуточных вычислений (стадий в случае конвейерной структуры), а также за счет использования единой схемы коммутации, не требующей перенастройки с каждым тактом.The technical result of the utility model is the creation of a unified reconfigurable FFT switching circuit with less hardware costs, due to the use of two memory arrays for all stages of computation, one of which is intended for input samples and the other for output samples, the same memory arrays are used for intermediate calculations ( stages in the case of a conveyor structure), as well as through the use of a single switching circuit that does not require reconfiguration with each clock cycle.

Поставленный технический результат достигнут путем создания унифицированной реконфигурируемой схемы коммутации быстрого преобразования Фурье (БПФ) для N входных отсчетов, содержащей

вычислительных узлов «бабочка» и log₂ N + 1 массивов, состоящих из N элементов памяти для хранения входных, выходных и промежуточных отсчетов, при этом N входов схемы подключены к N входам элементов памяти нулевого массива с 0-го по (N - 1)-ый соответственно, выход нулевого элемента памяти нулевого массива подключен к первому входу нулевого узла «бабочка» первой стадии, выход

элемента памяти нулевого массива подключен ко второму входу нулевого узла «бабочка» первой стадии, первый выход которого подключен к входу нулевого элемента памяти первого массива, а второй выход подключен к входу первого элемента памяти первого массива, при этом выход первого элемента памяти нулевого массива подключен к первому входу первого узла «бабочка» первой стадии, а ко второму входу подключен выход

элемента памяти нулевого массива, при этом первый выход первого узла «бабочка» первой стадии подключен к входу 2-го элемента памяти первого массива, а второй выход подключен к входу 3-его элемента памяти первого массива и так далее, при этом выход

элемента памяти нулевого массива подключен к первому входу последнего

узла «бабочка» первой стадии, ко второму входу которого подключен выход последнего (N - 1)-го элемента памяти нулевого массива, при этом первый выход последнего

узла «бабочка» первой стадии подключен к входу предпоследнего (N - 2)-го элемента памяти первого массива, а второй выход подключен к входу последнего (N - 1)-го элемента памяти первого массива, схема коммутации между элементами памяти первого и второго, второго и последующих массивов аналогична вплоть до последнего log₂ N-ого, выходного массива элементов памяти, выходы которых являются выходами схемы.The technical result achieved by creating a unified reconfigurable switching circuit fast Fourier transform (FFT) for N input samples containing

computing nodes "butterfly" and log ₂ N + 1 arrays consisting of N memory elements for storing input, output and intermediate samples, while N circuit inputs are connected to the N inputs of the zero-array memory elements from the 0th to (N - 1) th, respectively, the output of the zero memory element of the zero array is connected to the first input of the zero node “butterfly” of the first stage, the output

the zero-array memory element is connected to the second input of the butterfly node of the first stage, the first output of which is connected to the input of the zero memory element of the first array, and the second output is connected to the input of the first memory element of the first array, while the output of the first memory element of the zero array is connected to the first input of the first butterfly node of the first stage, and the output of the second input connected

of the zero-array memory element, the first output of the first butterfly node of the first stage is connected to the input of the 2nd memory element of the first array, and the second output is connected to the input of the third memory element of the first array and so on, while the output

the memory element of the zero array is connected to the first input of the last

the butterfly node of the first stage, to the second input of which the output of the last (N - 1) -th memory element of the zero array is connected, the first output of the last

the butterfly node of the first stage is connected to the input of the penultimate (N - 2) -th memory element of the first array, and the second output is connected to the input of the last (N-1) -th memory element of the first array, the switching circuit between the first and second memory elements, the second and subsequent arrays are similar up to the last log _{2 of the} Nth, output array of memory elements, the outputs of which are the outputs of the circuit.

В предпочтительном варианте осуществления схемы она унифицирована, а именно, одинакова для каждой стадии вычисления БПФ.In the preferred embodiment of the scheme, it is unified, namely, the same for each stage of the calculation of the FFT.

В предпочтительном варианте осуществления схемы узел «бабочка» состоит из двух сумматоров и комплексного умножителя с режимом единичного умножения, при этом первый вход узла «бабочка» соединен с первыми входами двух сумматоров, при этом выход первого сумматора является первым выходом узла «бабочка», а второй вход соединен со вторым входом узла «бабочка», который также соединен с входом умножителя на -1, выход которого соединен со вторым входом второго сумматора, выход которого соединен с входом комплексного умножителя с режимом единичного умножения, а его выход является вторым выходом узла «бабочка».In a preferred embodiment of the circuit, the butterfly node consists of two adders and a complex multiplier with a single multiplication mode, the first input of the butterfly node is connected to the first inputs of two adders, while the output of the first adder is the first output of the butterfly node, the second input is connected to the second input of the butterfly node, which is also connected to the input of the multiplier by -1, the output of which is connected to the second input of the second adder, the output of which is connected to the input of the complex multiplier with the mode one multiplication, and its output is the second output of the butterfly node.

В предпочтительном варианте осуществления схемы все комплексные умножители выполнены с возможностью переключения в режим единичного умножения, при этом для обеспечения реконфигурируемости схемы под меньшее число отсчетов

комплексные умножители в узлах бабочки нулевой стадии выполнены с возможностью переключения в режим единичного умножения, а для обеспечения реконфигурируемости схемы под число отсчетов

и меньше, количество стадий с умножителями в режиме единичного умножения равно необходимому количеству делений первоначального числа отсчетов N на два.In the preferred embodiment of the scheme, all complex multipliers are made with the possibility of switching to the single multiplication mode, while ensuring the reconfigurability of the scheme for a smaller number of samples

complex multipliers in butterfly nodes of the zero stage are made with the possibility of switching to the single multiplication mode, and to ensure the reconfigurability of the circuit for the number of samples

and less, the number of stages with multipliers in the single multiplication mode is equal to the required number of divisions of the initial number of samples N by two.

Для лучшего понимания заявленной полезной модели далее приводится ее подробное описание с соответствующими графическими материалами.For a better understanding of the claimed utility model, the following is a detailed description with appropriate graphic materials.

Фиг. 1. Традиционная схема вычисления БПФ с прореживанием по частоте, выполненная согласно уровню техники.FIG. 1. The traditional scheme for calculating FFT with thinning by frequency, made according to the prior art.

Фиг. 2. Схема базовой операции «бабочка», выполненная согласно уровню техники: А) структурная схема; Б) функциональная схема.FIG. 2. Scheme of the basic operation "butterfly", made according to the prior art: A) block diagram; B) functional diagram.

Фиг. 3. Унифицированная реконфигурируемая схема коммутации БПФ с прореживанием по частоте, при N=8, выполненная согласно полезной модели.FIG. 3. Unified reconfigurable FFT switching circuit with decimation by frequency, with N = 8, performed according to the utility model.

Фиг. 4. Традиционная схема вычисления БПФ с прореживанием по частоте, при N=16, выполненная согласно уровню техники.FIG. 4. The traditional scheme for calculating FFT with thinning by frequency, with N = 16, performed according to the prior art.

Фиг. 5. Унифицированная реконфигурируемая схема коммутации БПФ с прореживанием по частоте, при N=16, выполненная согласно полезной модели.FIG. 5. Unified reconfigurable FFT switching circuit with decimation by frequency, with N = 16, performed according to the utility model.

Фиг. 6. Традиционная схема вычисления БПФ с прореживанием по времени, при N=16, выполненная согласно уровню техники.FIG. 6. The traditional scheme for calculating the FFT with thinning by time, with N = 16, performed according to the prior art.

Фиг. 7. Унифицированная реконфигурируемая схема коммутации БПФ с прореживанием по времени, при N=16, выполненная согласно полезной модели.FIG. 7. Unified reconfigurable FFT switching circuit with decimation by time, with N = 16, performed according to the utility model.

Рассмотрим принцип функционирования заявленного полезной модели. Быстрое преобразование Фурье (БПФ) основано на дискретном преобразовании Фурье, которому соответствует следующий алгоритм вычисления:Consider the principle of operation of the claimed utility model. The Fast Fourier Transform (FFT) is based on a discrete Fourier transform, which corresponds to the following calculation algorithm:

где Х(n) - n-ый отсчет входной последовательности, (n=0,l,…N - 1),where X (n) is the n-th count of the input sequence, (n = 0, l, ... N - 1),

А(k) - k-ый отсчет выходного спектра, (k=01,…N - 1),A (k) is the k-th sample of the output spectrum, (k = 01, ... N - 1),

N - количество отсчетов,N is the number of samples

W^n⋅k=е^{(-j2π⋅n⋅k/N)} - коэффициенты ДПФ.W ^n⋅k = е ^{(-j2π⋅n⋅k / N)} are the DFT coefficients.

Традиционная известная из уровня техники схема вычисления БПФ с прореживанием по частоте показана на Фиг. 1. Входные отсчеты Х(n) по порядку записывают в массив 101 A conventional prior art thinning FFT computation scheme is shown in FIG. 1. Input samples X (n) in order written to the array 101

элементов памяти, далее по конвейеру выполняют вычисление с помощью базового вычислительного элемента 102 операции «бабочка». Количество стадий Stage0, Stage 1, Stage2 конвейера определяют значением log₂ N=log₂ 8=3. Количество отсчетов N выбирают кратным степени двойки. Схема коммутации на каждой стадии различна, в некоторых вершинах стоит умножитель 103 на поворотный множитель

Базовая операция «бабочка» представлена на Фиг. 2-А. Более подробно работа данного узла «бабочка» представлена на функциональной схеме Фиг. 2-Б. В состав узла «бабочка» входит два сумматора 201, в нижнем ребре «бабочки» имеется умножитель 103 на поворотный множитель. Операция «бабочка» выполняется в соответствии со следующим выражением:memory elements, then the pipeline performs the calculation using the basic computing element 102 operations "butterfly". The number of stages Stage0, Stage 1, Stage2 of the pipeline is determined by the value of log ₂ N = log ₂ 8 = 3. The number of samples N is chosen to be a multiple of the power of two. The switching scheme at each stage is different, in some vertices there is a multiplier 103 per turn factor

The basic butterfly operation is shown in FIG. 2-A. The operation of this butterfly node is presented in more detail in the functional diagram of FIG. 2-b. The butterfly node contains two adders 201, and in the lower edge of the butterfly there is a multiplier 103 for a rotary multiplier. Operation "butterfly" is performed in accordance with the following expression:

где А и В - пара входных отсчетов; Y и Z - пара выходных комплексных отсчетов;

- комплексный поворотный множитель.where A and B are a pair of input samples; Y and Z - a pair of output complex samples;

- complex turning factor.

Рассмотрим более подробно функционирование заявленной унифицированной реконфигурируемой схемы коммутации быстрого преобразования Фурье (Фиг. 1-7).Let us consider in more detail the operation of the claimed unified reconfigurable switching circuit of the fast Fourier transform (Fig. 1-7).

Схема коммутации, представленная на Фиг. 1, на каждой стадии различна, поэтому для каждой стадии необходим свой неунифицированный дешифратор адреса. Для лучшего понимания черные кружки обозначены цифрами, это вклад каждого первоначального отсчета Х(n) в последующие стадии и участие в операции «бабочка». Видно, что вклад отсчетов Х(n) в последнюю стадию, то есть в выходные отсчеты А(k) по номеру имеют полностью обратную нумерацию, если считать сверху вниз.The switching circuit shown in FIG. 1, at each stage is different, therefore, each stage requires its own non-standardized address decoder. For better understanding, black circles are designated by numbers, this is the contribution of each initial reading X (n) in the subsequent stages and participation in the “butterfly” operation. It can be seen that the contribution of X (n) counts to the last stage, that is, at the output A (k) counts, according to the number, are completely inversely numbered, counting from the top down.

Лучший вариант (отраженный в формуле полезной модели) выполнения заявленной унифицированной реконфигурируемой схемы коммутации БПФ представлен на Фиг. 3. Узел 102 операции «бабочка» схематично стал несимметричен, при этом работа узла по-прежнему эквивалентна схеме, представленной на Фиг. 2-Б и выражению (2). Видно, что схема коммутации на каждой стадии Stage0, Stage 1, Stage2 остается одинаковой. Вклад (номер над черными кружками) первоначального отсчета Х(n) в последующие стадии отличается от традиционной известной из уровня техники схемы, представленной на Фиг. 1, однако в конечной стадии вклад в выходные отсчеты А(k) аналогичен вкладу схемы, представленной на Фиг. 1. Алгоритмически схемы, представленные на Фиг. 1 и 3 эквивалентны, все вычисления на каждой стадии совпадают, отличие состоит лишь в адресах записи/чтения из элементов (ячеек) массива 101 памяти.The best option (reflected in the formula of the utility model) for carrying out the declared unified reconfigurable FFT switching circuit is presented in FIG. 3. The knot 102 of the butterfly operation has become schematically asymmetrical, while the knot is still equivalent to the circuit shown in FIG. 2-B and expression (2). It is seen that the switching scheme at each stage Stage0, Stage 1, Stage2 remains the same. The contribution (number above the black circles) of the initial reading X (n) in the subsequent stages differs from the traditional scheme known from the prior art shown in FIG. 1, however, in the final stage, the contribution to the output samples A (k) is similar to that of the circuit shown in FIG. 1. Algorithmic schemes shown in FIG. 1 and 3 are equivalent, all calculations at each stage coincide, the only difference is in the write / read addresses of the elements (cells) of the memory array 101.

Аналогичным образом можно построить схему для любого количества отсчетов N. На Фиг 4. представлена традиционная известная из уровня техники схема коммутации БПФ с прореживанием по частоте (N=16), а на Фиг. 5 - ее аналог, выполненный согласно заявленной полезной модели - унифицированная реконфигурируемая схема коммутации БПФ с прореживанием по частоте (N=16). Исходя из заявленной унифицированной реконфигурируемой схемы коммутации (N=8,16) и выражения (2) для общего случая (любого N) можно написать итеративное выражение:Similarly, it is possible to construct a circuit for any number of samples N. In Fig. 4, a conventional frequency thinning FFT switching circuit (N = 16) is presented, and FIG. 5 - its counterpart, made according to the claimed utility model - a unified reconfigurable FFT switching circuit with decimation by frequency (N = 16). Based on the declared unified reconfigurable switching scheme (N = 8.16) and expression (2) for the general case (any N), we can write an iterative expression:

где

- значение (входной отсчет или промежуточное значение, вычисленное узлом «бабочка») считываемое из n-го элемента памяти i-ой стадии конвейера;

- значение (вычисленное узлом «бабочка») записываемое в 2n-ый элемент памяти i-ой стадии конвейера;

- комплексный поворотный множитель, соответствующий выражению (2).Where

- value (input count or intermediate value calculated by the butterfly node) read from the n-th memory element of the i-th stage of the conveyor;

- the value (calculated by the butterfly node) recorded in the 2n-th memory element of the i-th stage of the conveyor;

- complex turning factor corresponding to expression (2).

Зачастую требуется меньшее количество отсчетов для преобразования БПФ, а именно,

при этом, если использовать традиционную известную из уровня техники схему коммутации БПФ с прореживанием по частоте, необходимо использовать первые N' элементов памяти для отсчетов, в остальных должны быть записаны нули. При том нетрудно заметить, что поворачивающие коэффициенты останутся прежними, так как

при

Таким образом, в заявленной унифицированной реконфигурируемой схеме коммутации БПФ (Фиг. 3) нет необходимости менять поворачивающие коэффициенты для реконфигурирования схемы по количеству отсчетов. Все что следует сделать, это:Often, fewer samples are required to transform the FFT, namely,

in this case, if we use the traditional, known from the prior art, FFT switching circuit with decimation in frequency, we must use the first N 'memory elements for samples, the rest should contain zeros. Moreover, it is easy to see that the turning factors will remain the same, since

at

Thus, in the declared unified reconfigurable FFT switching circuit (Fig. 3), there is no need to change the turning factors to reconfigure the circuit according to the number of samples. All that should be done is:

- обнулить все неиспользуемые отсчеты Х(n>=N') во входном массиве 101 элементов памяти;- reset all unused samples X (n> = N ') in the input array of 101 memory elements;

- для

выбрать равными единице все поворачивающие коэффициенты 103 с режимом единичного умножения нулевой стадии Stage0.- for

choose equal to all the turning factors 103 with the mode of unit multiplication of the zero stage Stage0.

- для

выбрать равными единице все поворачивающие коэффициенты 103 нулевой и первой стадий Stage0, Stage1. И так далее, каждый раз при уменьшении первоначального количества отсчетов в два раза, количество стадий с единичными поворачивающими коэффициентами увеличивается на один.- for

choose equal to unity all the turning factors 103 zero and the first stages Stage0, Stage1. And so on, each time the initial number of samples is halved, the number of stages with single turning coefficients increases by one.

Согласно заявленному методу можно построить схему коммутации БПФ с прореживанием по времени, традиционная известная из уровня техники схема которой представлена на Фиг. 5. Традиционные схемы коммутации БПФ с прореживанием по частоте и по времени структурно идентичны, и отличаются лишь направлением вычисления, например, если за основу взята схема с прореживанием по частоте (вычисления производятся слева-направо), то с прореживанием по времени можно структурно применить эту же схему если представить вычисления справа-налево, то есть отобразить схему зеркально. Операция «бабочка» при этом немного отличается. Аналогично можно отобразить заявленную унифицированную реконфигурируемую схему коммутации БПФ с прореживанием по частоте для построения унифицированной реконфигурируемой схемы коммутации БПФ с прореживанием по времени, как показано на Фиг. 7.According to the claimed method, it is possible to construct a time-decoupled FFT switching circuit, the traditional circuit known in the art of which is shown in FIG. 5. Traditional FFT switching schemes with decimation in frequency and in time are structurally identical, and differ only in the direction of calculation, for example, if a thinning scheme in frequency is taken as a basis (calculations are performed from left to right), then this can be applied with thinning in time. the same scheme if we present the calculations from right to left, that is, to display the scheme in a mirror. Operation "butterfly" is a little different. Similarly, it is possible to display the claimed unified reconfigurable FFT switching circuit with decimation in frequency to build a unified reconfigurable FFT switching circuit with decimation in time, as shown in FIG. 7

Заявленная полезная модель предназначена для разработки устройств вычисления БПФ. Заявленная полезная модель представляет собой унифицированную (единую) схему коммутации значений из памяти для базовых узлов вычислений операции «бабочка» для всех стадий конвейера. Ввиду того, что схема коммутации едина, можно построить различные устройства с оптимизацией по ресурсам и используемой памяти, быстродействию и т.д. Например, в случае жестких требований по аппаратным затратам, можно, пренебрегая быстродействием, использовать два массива элементов памяти для всех стадий вычислений. Один массив для входных отсчетов, другой для выходных отсчетов, эти же массивы памяти используют для промежуточных вычислений (стадий в случае конвейерной структуры). При этом ввиду единой схемы коммутации, нет необходимости ее перенастраивать с каждым тактом, что дополнительно уменьшает аппаратные затраты.The claimed utility model is intended for the development of FFT computing devices. The claimed utility model is a unified (single) switching circuit of values from memory for the basic nodes of computing the butterfly operation for all stages of the conveyor. Due to the fact that the switching circuit is one, it is possible to build various devices with optimization in terms of resources and memory used, speed, etc. For example, in the case of strict hardware requirements, it is possible, ignoring the speed, to use two arrays of memory elements for all stages of the calculations. One array for input samples, the other for output samples, the same memory arrays are used for intermediate calculations (stages in the case of a conveyor structure). Moreover, due to the unified switching circuit, there is no need to reconfigure it with each clock cycle, which further reduces hardware costs.

Заявленная реконфигурируемая унифицированная схема коммутации БПФ имеет следующие преимущества. Реконфигурируемая унифицированная схема содержит:The claimed reconfigurable unified FFT switching circuit has the following advantages. The reconfigurable unified scheme contains:

- узел «бабочка», состоящий из комплексного умножителя, двух сумматоров,- node "butterfly", consisting of a complex multiplier, two adders,

- элементы памяти для хранения входных и выходных (а также промежуточных результатов операции «бабочка») отсчетов,- memory elements for storing input and output (as well as intermediate results of the “butterfly” operation) counts,

- обладает единой коммутацией между всеми стадиями вычисления и исключает систему сложного мультиплексирования, присущую традиционной схеме.- possesses uniform switching between all stages of the computation and excludes the complex multiplexing system inherent in the traditional scheme.

Устройство выполнения БПФ на основе заявленной реконфигурируемой унифицированной схемы может применяться для различных целей:An FFT execution unit based on the declared reconfigurable unified scheme can be used for various purposes:

- для уменьшения аппаратных затрат - последовательная схема, итерационная, требующая один узел «бабочка» и два массива памяти объема N отсчетов, при этом доступ к памяти является безконфликтным;- to reduce hardware costs - a sequential scheme, iterative, requiring one butterfly node and two memory arrays of N samples, while access to memory is conflict-free;

- для максимальной производительности - полностью параллельная схема, конвейерная, требующая

узлов «бабочка» и элементов памяти (один элемент для хранения одного отсчета);- for maximum performance - fully parallel circuit, conveyor, requiring

butterfly nodes and memory elements (one element to store one reference);

- для целевых задач - последовательно параллельная схема, итерационная, требующая несколько узлов «бабочка» не более

работающих параллельно и два массива памяти объема N отсчетов.- for target tasks - sequentially parallel circuit, iterative, requiring several butterfly nodes, no more than

working in parallel and two memory arrays of N samples.

Хотя описанный выше вариант выполнения полезной модели был изложен с целью иллюстрации заявленной полезной модели, специалистам ясно, что возможны разные модификации, добавления и замены, не выходящие из объема и смысла заявленной полезной модели, раскрытой в прилагаемой формуле полезной модели.Although the above described embodiment of the utility model was set forth to illustrate the claimed utility model, it is clear to specialists that various modifications, additions and substitutions are possible without departing from the scope and meaning of the claimed utility model disclosed in the attached utility model formula.

Claims

1. Unified reconfigurable fast Fourier transform (FFT) switching circuit for N input samples, containing

the zero array memory element, the first output of the first butterfly node of the first stage is connected to the input of the 2nd memory element of the first array, and the second output is connected to the input of the 3rd memory element of the first array and so on, while the output

node "butterfly" of the first stage, to the second input of which the output of the last (N-1) -th memory element of the zero array is connected, the first output of the last

the butterfly node of the first stage is connected to the input of the penultimate (N - 2) -th memory element of the first array, and the second output is connected to the input of the last (N-1) -th memory element of the first array, the switching circuit between the first and second memory elements, the second and subsequent arrays are similar up to the last log ₂ N-th, output array of memory elements, the outputs of which are the outputs of the circuit.

2. The circuit according to claim 1, characterized in that it is unified, namely, the same for each stage of the calculation of the FFT.

3. The circuit according to claim 1, characterized in that the butterfly node consists of two adders and a complex multiplier with a single multiplication mode, the first input of the butterfly node connected to the first inputs of two adders, while the output of the first adder is first the output of the butterfly node, and the second input is connected to the second input of the butterfly node, which is also connected to the input of the multiplier by -1, the output of which is connected to the second input of the second adder, the output of which is connected to the input of the complex multiplier with the unit multiplication mode and its output is the second output of the butterfly node.

4. The circuit according to claim 3, characterized in that all complex multipliers are made with the possibility of switching to the unit multiplication mode, while ensuring the reconfigurability of the circuit for a smaller number of samples