RU2700194C1 - Unified reconfigurable fast fourier transform switching circuit and method of its formation - Google Patents

Unified reconfigurable fast fourier transform switching circuit and method of its formation Download PDF

Info

Publication number
RU2700194C1
RU2700194C1 RU2018144348A RU2018144348A RU2700194C1 RU 2700194 C1 RU2700194 C1 RU 2700194C1 RU 2018144348 A RU2018144348 A RU 2018144348A RU 2018144348 A RU2018144348 A RU 2018144348A RU 2700194 C1 RU2700194 C1 RU 2700194C1
Authority
RU
Russia
Prior art keywords
input
output
butterfly
array
zero
Prior art date
Application number
RU2018144348A
Other languages
Russian (ru)
Inventor
Павел Сергеевич Поперечный
Ирина Юрьевна Поперечная
Ярослав Ярославович Петричкович
Татьяна Владимировна Солохина
Original Assignee
Акционерное общество Научно-производственный центр "Электронные вычислительно-информационные системы" (АО НПЦ "ЭЛВИС")
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Акционерное общество Научно-производственный центр "Электронные вычислительно-информационные системы" (АО НПЦ "ЭЛВИС") filed Critical Акционерное общество Научно-производственный центр "Электронные вычислительно-информационные системы" (АО НПЦ "ЭЛВИС")
Priority to RU2018144348A priority Critical patent/RU2700194C1/en
Application granted granted Critical
Publication of RU2700194C1 publication Critical patent/RU2700194C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
    • G06F17/141—Discrete Fourier transforms
    • G06F17/142—Fast Fourier transforms, e.g. using a Cooley-Tukey type algorithm

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Data Mining & Analysis (AREA)
  • Theoretical Computer Science (AREA)
  • Algebra (AREA)
  • Databases & Information Systems (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Discrete Mathematics (AREA)
  • Complex Calculations (AREA)

Abstract

FIELD: data processing.
SUBSTANCE: group of inventions relates to digital signal processing. Fast Fourier Transform (FFT) switching device for N input samples contains
Figure 00000069
 "butterfly" computing nodes and log2N+1 arrays consisting of N memory elements for storage of input, output and intermediate readings.
EFFECT: creation of unified reconfigurable switching circuit of FFT with lower hardware costs.
8 cl, 7 dwg

Description

Изобретение относится к области цифровой обработки сигналов, а именно к унифицированным реконфигурируемым схемам коммутации быстрого преобразования Фурье (БПФ) и способам их формирования. Быстрое преобразование Фурье является алгоритмом быстрого вычисления дискретного преобразования Фурье (ДПФ) и может применяться как для программной, так и для аппаратной реализации в устройствах вычисления БПФ ввиду гораздо меньшего количества умножителей и сумматоров по сравнению с ДПФ. Преобразование Фурье, как одно из главных преобразований для цифровой обработки сигналов, используется практически во всех областях современной техники. Многие цифровые стандарты связи, телевидения, измерительная аппаратура и т.д. подразумевают использование БПФ.The invention relates to the field of digital signal processing, namely to unified reconfigurable fast Fourier transform (FFT) switching schemes and methods for their formation. Fast Fourier Transform is an algorithm for the fast calculation of the Discrete Fourier Transform (DFT) and can be used for both software and hardware implementations in FFT computing devices due to the much smaller number of multipliers and adders compared to DFT. The Fourier transform, as one of the main transformations for digital signal processing, is used in almost all areas of modern technology. Many digital standards for communications, television, instrumentation, etc. imply the use of FFT.

Хорошо известны две схемы вычисления БПФ: с прореживанием по частоте и с прореживанием по времени. По количеству математических операций (количеству аппаратных умножителей и сумматоров при аппаратной реализации) обе схемы одинаковы. Отличие в различном порядке либо входных (временных) отсчетов, либо выходных (частотных) отсчетов. Существует прямой порядок и порядок с инверсией адресов. БПФ вычисляют конвейерно по стадиям. Основным вычислительным узлом схемы БПФ является операция «бабочка», включающая в себя две комплексных операции умножения и суммирования. Также схема БПФ включает в себя блоки памяти и схему коммутации между ячейками блоков памяти различных стадий. Существует большое количество схем коммутации с оптимизацией по объему памяти, аппаратным затратам, быстродействию. Слабым местом в схеме коммутации является доступ к памяти ввиду того, что операция «бабочка» подразумевает вычитывание значений их разных адресов памяти, и после вычисления результата запись его в разные адреса. Адреса зависят от выбранной схемы коммутации и стадии вычисления БПФ. В классической схеме коммутации вычитывание значений и запись результатов осуществляют по-разному от стадии к стадии, что требует больших аппаратных затрат для вычисления адресов. К тому же, из однопортовой памяти, как правило, нельзя считать данные одновременно с двух адресов в один такт работы, что делает невозможным применение одного блока памяти для одной операции «бабочка».Two FFT calculation schemes are well known: decimation in frequency and decimation in time. By the number of mathematical operations (the number of hardware multipliers and adders in hardware implementation), both schemes are the same. Unlike in a different order or input (s temporal x) samples, or the output (frequency) samples. There is a direct order and an address inversion order. FFTs are computed by stages. The main computational unit of the FFT scheme is the butterfly operation, which includes two complex operations of multiplication and summation. The FFT circuit also includes memory blocks and a switching circuit between cells of memory blocks of various stages. There are a large number of switching circuits with optimization in terms of memory, hardware costs, and speed. The weak point in the switching scheme is memory access due to the fact that the “butterfly” operation involves reading the values of their different memory addresses, and after calculating the result, writing it to different addresses. The addresses depend on the selected switching scheme and the stage of calculating the FFT. In the classical switching scheme, the subtraction of values and the recording of results are carried out differently from stage to stage, which requires large hardware costs for calculating addresses. Moreover, as a rule, it is impossible to read data from one address at the same time from two addresses in one clock cycle, which makes it impossible to use one memory block for one butterfly operation.

Зачастую не требуется большое число отсчетов для БПФ. Например, устройство БПФ, построенное по классической схеме коммутации, рассчитано на максимум 2048 отсчетов для преобразования, однако требуется только 1024 для ускорения вычислений или уменьшения задержки. В этом случае применяют половину массивов памяти, а в остальной половине должны быть нули, тогда они не будут мешать вычислению. В случае применения унифицированной схемы коммутации БПФ, заявленной в изобретении, простое обнуление «ненужных» отсчетов не приведет к правильному результату.Often, a large number of samples for an FFT is not required. For example, an FFT device built according to the classical switching scheme is designed for a maximum of 2048 samples for conversion, but only 1024 is needed to speed up the calculations or reduce the delay. In this case, half of the memory arrays are used, and the rest half should be zeros, then they will not interfere with the calculation. In the case of applying the unified FFT switching scheme claimed in the invention, a simple zeroing of “unnecessary” samples will not lead to the correct result.

В заявленном изобретении описана схема коммутации БПФ с прореживанием по частоте и оптимизацией аппаратных затрат на схему коммутации. Также представлен способ построения заявленной унифицированной схемы коммутации БПФ с прореживанием по времени. Для меньшего чем максимальное число отсчетов заявленная схема является реконфигурируемой, при этом ее аппаратные затраты остаются прежними, как в случае отсутствия реконфигурируемости. The claimed invention describes an FFT switching scheme with decimation in frequency and optimization of hardware costs for the switching scheme. Also presented is a method of constructing the claimed unified FFT switching circuit with time decimation. For less than the maximum number of samples, the claimed circuit is reconfigurable, while its hardware costs remain the same, as in the absence of reconfigurability.

Известно (патент US6507860) высокоскоростное устройство выполнения БПФ за счет распараллеливания вычисления на каждой стадии конвейера. It is known (patent US6507860) a high-speed FFT device due to the parallelization of the calculation at each stage of the conveyor.

Недостатком данного устройства заключается в том, что в нем за основу взята классическая схема коммутации от стадии к стадии, таким образом, данное устройство включает в себя сложную систему мультиплексоров для одновременного доступа в различные блоки памяти, при этом система мультиплексоров отличается от стадии к стадии. Таким образом, для работы данного устройства необходимы большие аппаратные затраты.The disadvantage of this device is that it is based on the classical switching scheme from stage to stage, so this device includes a complex system of multiplexers for simultaneous access to various memory blocks, while the multiplexer system differs from stage to stage. Thus, for the operation of this device requires large hardware costs.

Наиболее близкой к заявленному изобретению является схема коммутации быстрого преобразования Фурье, описанная в патенте CN103106180, в которой применяют единую (унифицированную) схему коммутации узлов «бабочки» в разных стадиях конвейера. Данная схема выбрана в качестве прототипа заявленного изобретения. Closest to the claimed invention is a fast Fourier transform switching circuit described in patent CN103106180, in which a single (unified) circuit for switching nodes of the "butterfly" in different stages of the conveyor is used. This scheme is selected as a prototype of the claimed invention.

Недостаток схемы прототипа заключается в том, что для реконфигурирования, а именно осуществления БПФ для меньшего числа отсчетов применяют комплексные умножители на отличающиеся поворотные множители по сравнению со схемой для максимального числа отсчетов. Таким образом, для работы схемы прототипа необходимы большие аппаратные затраты.The disadvantage of the prototype circuit is that for reconfiguration, namely the implementation of the FFT for a smaller number of samples, complex multipliers with different rotary factors are used in comparison with the scheme for the maximum number of samples. Thus, for the operation of the prototype circuit requires large hardware costs.

Техническим результатом изобретения является создание унифицированной реконфигурируемой схемы коммутации БПФ и способа её формирования с меньшими аппаратными затратами, за счет использования двух массивов памяти для всех стадий вычислений, один из которых предназначен для входных отсчетов, а другой для выходных отсчетов, эти же массивы памяти используют для промежуточных вычислений (стадий в случае конвейерной структуры), а также за счет использования единой схемы коммутации, не требующей перенастройки с каждым тактом. The technical result of the invention is the creation of a unified reconfigurable FFT switching circuit and a method for its formation with lower hardware costs, through the use of two memory arrays for all stages of the calculation, one of which is for input samples and the other for output samples, the same memory arrays are used for intermediate calculations (stages in the case of a conveyor structure), as well as through the use of a single switching scheme that does not require reconfiguration with each cycle.

Поставленный технический результат достигнут путем создания унифицированной реконфигурируемой схемы коммутации быстрого преобразования Фурье (БПФ) для

Figure 00000001
входных отсчетов, содержащая
Figure 00000002
 вычислительных узлов «бабочка» и
Figure 00000003
+ 1 массивов, состоящих из
Figure 00000001
 элементов памяти для хранения входных, выходных и промежуточных отсчетов, при этом
Figure 00000001
 входов схемы подключены к
Figure 00000001
 входам элементов памяти нулевого массива с 0-го по
Figure 00000004
-й соответственно, выход нулевого элемента памяти нулевого массива подключен к первому входу нулевого узла «бабочка» первой стадии, выход
Figure 00000005
-го элемента памяти нулевого массива подключен ко второму входу нулевого узла «бабочка» первой стадии, первый выход которого подключен к входу нулевого элемента памяти первого массива, а второй выход подключен к входу первого элемента памяти первого массива, при этом выход первого элемента памяти нулевого массива подключен к первому входу первого узла «бабочка» первой стадии, а ко второму входу подключен выход
Figure 00000006
-го элемента памяти нулевого массива, при этом первый выход первого узла «бабочка» первой стадии подключен к входу 2-го элемента памяти первого массива, а второй выход подключен к входу 3-его элемента памяти первого массива и так далее, при этом выход
Figure 00000007
-го элемента памяти нулевого массива подключен к первому входу последнего
Figure 00000007
-го узла «бабочка» первой стадии, ко второму входу которого подключен выход последнего
Figure 00000008
-го элемента памяти нулевого массива, при этом первый выход последнего
Figure 00000007
-го узла «бабочка» первой стадии подключен к входу предпоследнего
Figure 00000009
-го элемента памяти первого массива, а второй выход подключен к входу последнего
Figure 00000008
-го элемента памяти первого массива, схема коммутации между элементами памяти первого и второго, второго и последующих массивов аналогична вплоть до последнего
Figure 00000010
-ого, выходного массива элементов памяти, выходы которых являются выходами схемы.The technical result achieved is achieved by creating a unified reconfigurable fast Fourier transform (FFT) switching circuit for
Figure 00000001
 input samples containing
Figure 00000002
 computing nodes "butterfly" and
Figure 00000003
 + 1 arrays consisting of
Figure 00000001
 memory elements for storing input, output and intermediate samples, while
Figure 00000001
 circuit inputs are connected to
Figure 00000001
 inputs of memory elements of the zero array from 0 to
Figure 00000004
 -th, respectively, the output of the zero memory element of the zero array is connected to the first input of the zero node “butterfly” of the first stage, the output
Figure 00000005
 -th memory element of the zero array is connected to the second input of the zero node “butterfly” of the first stage, the first output of which is connected to the input of the zero memory element of the first array, and the second output is connected to the input of the first memory element of the first array, while the output of the first memory element of the zero array connected to the first input of the first node "butterfly" of the first stage, and the output is connected to the second input
Figure 00000006
 -th memory element of the zero array, with the first output of the first butterfly node of the first stage connected to the input of the 2nd memory element of the first array, and the second output connected to the input of the 3rd memory element of the first array and so on, with the output
Figure 00000007
 -th memory element of the zero array is connected to the first input of the last
Figure 00000007
 of the “butterfly” node of the first stage, to the second input of which the output of the last
Figure 00000008
 -th memory element of the zero array, with the first output of the last
Figure 00000007
 the first node “butterfly” of the first stage is connected to the input of the penultimate
Figure 00000009
 -th memory element of the first array, and the second output is connected to the input of the last
Figure 00000008
 -th memory element of the first array, the switching circuit between the memory elements of the first and second, second and subsequent arrays is similar up to the last
Figure 00000010
 -th, the output array of memory elements whose outputs are outputs of the circuit.

В предпочтительном варианте осуществления схемы она унифицирована, а именно, одинакова для каждой стадии вычисления БПФ.In a preferred embodiment of the scheme, it is unified, namely, it is the same for each stage of FFT calculation.

В предпочтительном варианте осуществления схемы узел «бабочка» состоит из двух сумматоров и комплексного умножителя с режимом единичного умножения, при этом первый вход узла «бабочка» соединен с первыми входами двух сумматоров, при этом выход первого сумматора является первым выходом узла «бабочка», а второй вход соединен со вторым входом узла «бабочка», который также соединен с входом умножителя на -1, выход которого соединен со вторым входом второго сумматора, выход которого соединен с входом комплексного умножителя с режимом единичного умножения, а его выход является вторым выходом узла «бабочка».In a preferred embodiment of the circuit, the butterfly node consists of two adders and a complex multiplier with a single multiplication mode, while the first input of the butterfly node is connected to the first inputs of the two adders, the output of the first adder being the first output of the butterfly node, and the second input is connected to the second input of the butterfly unit, which is also connected to the input of the multiplier by -1, the output of which is connected to the second input of the second adder, the output of which is connected to the input of the complex multiplier with the unit mode multiplication, and its output is the second output of the butterfly node.

В предпочтительном варианте осуществления схемы все комплексные умножители выполнены с возможностью переключения в режим единичного умножения, при этом для обеспечения реконфигурируемости схемы под меньшее число отсчетов

Figure 00000011
комплексные умножители в узлах бабочки нулевой стадии выполнены с возможностью переключения в режим единичного умножения, а для обеспечения реконфигурируемости схемы под число отсчетов
Figure 00000012
и меньше, количество стадий с умножителями в режиме единичного умножения равно необходимому количеству делений первоначального числа отсчетов
Figure 00000013
 на два.In a preferred embodiment of the circuit, all complex multipliers are configured to switch to the unit multiplication mode, in order to ensure reconfigurability of the circuit for a smaller number of samples
Figure 00000011
 complex multipliers in the nodes of the butterfly of the zero stage are made with the possibility of switching to single multiplication mode, and to ensure reconfigurability of the circuit for the number of samples
Figure 00000012
 and less, the number of stages with multipliers in the unit multiplication mode is equal to the required number of divisions of the initial number of samples
Figure 00000013
 on two.

Поставленный технический результат достигнут также путем создания способа формирования унифицированной реконфигурируемой схемы коммутации быстрого преобразования Фурье (БПФ) для

Figure 00000001
входных отсчетов, содержащей
Figure 00000002
 вычислительных узлов «бабочка» и
Figure 00000003
+ 1 массивов, состоящих из
Figure 00000001
 элементов памяти для хранения входных, выходных и промежуточных отсчетов, при этом
Figure 00000001
 входов схемы подключают к
Figure 00000001
 входам элементов памяти нулевого массива с 0-го по
Figure 00000004
-й соответственно, выход нулевого элемента памяти нулевого массива подключают к первому входу нулевого узла «бабочка» первой стадии, выход
Figure 00000005
-го элемента памяти нулевого массива подключают ко второму входу нулевого узла «бабочка» первой стадии, первый выход которого подключают к входу нулевого элемента памяти первого массива, а второй выход подключают к входу первого элемента памяти первого массива, при этом выход первого элемента памяти нулевого массива подключают к первому входу первого узла «бабочка» первой стадии, а ко второму входу подключают выход
Figure 00000006
-го элемента памяти нулевого массива, при этом первый выход первого узла «бабочка» первой стадии подключают к входу 2-го элемента памяти первого массива, а второй выход подключают к входу 3-его элемента памяти первого массива и так далее, при этом выход
Figure 00000007
-го элемента памяти нулевого массива подключают к первому входу последнего
Figure 00000007
-го узла «бабочка» первой стадии, ко второму входу которого подключают выход последнего
Figure 00000008
-го элемента памяти нулевого массива, при этом первый выход последнего
Figure 00000007
-го узла «бабочка» первой стадии подключают к входу предпоследнего
Figure 00000009
-го элемента памяти первого массива, а второй выход подключают к входу последнего
Figure 00000008
-го элемента памяти первого массива, схема коммутации между элементами памяти первого и второго, второго и последующих массивов аналогична вплоть до последнего
Figure 00000010
-го, выходного массива элементов памяти, выходы которых являются выходами схемы.The stated technical result was also achieved by creating a method for forming a unified reconfigurable fast Fourier transform (FFT) switching circuit for
Figure 00000001
 input samples containing
Figure 00000002
 computing nodes "butterfly" and
Figure 00000003
 + 1 arrays consisting of
Figure 00000001
 memory elements for storing input, output and intermediate samples, while
Figure 00000001
 circuit inputs are connected to
Figure 00000001
 inputs of memory elements of the zero array from 0 to
Figure 00000004
 -th respectively, the output of the zero memory element of the zero array is connected to the first input of the zero node "butterfly" of the first stage, the output
Figure 00000005
 -th memory element of the zero array is connected to the second input of the zero node “butterfly” of the first stage, the first output of which is connected to the input of the zero memory element of the first array, and the second output is connected to the input of the first memory element of the first array, while the output of the first memory element of the zero array connected to the first input of the first node "butterfly" of the first stage, and connected to the second input
Figure 00000006
 -th memory element of the zero array, while the first output of the first node “butterfly” of the first stage is connected to the input of the 2nd memory element of the first array, and the second output is connected to the input of the 3rd memory element of the first array and so on, with the output
Figure 00000007
 -th memory element of the zero array is connected to the first input of the last
Figure 00000007
 of the “butterfly” node of the first stage, to the second input of which the output of the last is connected
Figure 00000008
 -th memory element of the zero array, with the first output of the last
Figure 00000007
 the first node “butterfly” of the first stage is connected to the input of the penultimate
Figure 00000009
 -th memory element of the first array, and the second output is connected to the input of the last
Figure 00000008
 -th memory element of the first array, the switching circuit between the memory elements of the first and second, second and subsequent arrays is similar up to the last
Figure 00000010
 th, the output array of memory elements whose outputs are outputs of the circuit.

В предпочтительном варианте осуществления способ унифицирован, а именно, одинаков для каждой стадии вычисления БПФ.In a preferred embodiment, the method is standardized, namely, the same for each stage of FFT calculation.

В предпочтительном варианте осуществления способа узел «бабочка» состоит из двух сумматоров и комплексного умножителя с режимом единичного умножения, при этом первый вход узла «бабочка» соединяют с первыми входами двух сумматоров, при этом выход первого сумматора является первым выходом узла «бабочка», а второй вход соединяют со вторым входом узла «бабочка», который также соединяют с входом умножителя на -1, выход которого соединяют со вторым входом второго сумматора, выход которого соединяют с входом комплексного умножителя с режимом единичного умножения, а его выход является вторым выходом узла «бабочка».In a preferred embodiment of the method, the butterfly assembly consists of two adders and a complex multiplier with a single multiplication mode, the first input of the butterfly assembly being connected to the first inputs of two adders, the output of the first adder being the first output of the butterfly assembly, and the second input is connected to the second input of the butterfly, which is also connected to the input of the multiplier by -1, the output of which is connected to the second input of the second adder, the output of which is connected to the input of the complex multiplier with the mode unit multiplication, and its output is the second output of the butterfly node.

В предпочтительном варианте осуществления способа все комплексные умножители выполнены с возможностью переключения в режим единичного умножения, при этом для обеспечения реконфигурируемости схемы под меньшее число отсчетов

Figure 00000011
комплексные умножители в узлах бабочки нулевой стадии выполнены с возможностью переключения в режим единичного умножения, а для обеспечения реконфигурируемости схемы под число отсчетов
Figure 00000012
и меньше, количество стадий с умножителями в режиме единичного умножения равно необходимому количеству делений первоначального числа отсчетов
Figure 00000013
 на два.In a preferred embodiment of the method, all complex multipliers are capable of switching to a single multiplication mode, in order to ensure reconfigurability of the circuit for a smaller number of samples
Figure 00000011
 complex multipliers in the nodes of the butterfly of the zero stage are made with the possibility of switching to single multiplication mode, and to ensure reconfigurability of the circuit for the number of samples
Figure 00000012
 and less, the number of stages with multipliers in the unit multiplication mode is equal to the required number of divisions of the initial number of samples
Figure 00000013
 on two.

Для лучшего понимания заявленного изобретения далее приводится его подробное описание с соответствующими графическими материалами.For a better understanding of the claimed invention the following is a detailed description with the corresponding graphic materials.

Фиг. 1. Традиционная схема вычисления БПФ с прореживанием по частоте, выполненная согласно уровню техники.FIG. 1. The traditional scheme of computing FFT with decimation in frequency, made according to the prior art.

Фиг. 2. Схема базовой операции «бабочка», выполненная согласно уровню техники: А) структурная схема; Б) функциональная схема.FIG. 2. Scheme of the basic operation "butterfly", made according to the prior art: A) structural diagram; B) functional diagram.

Фиг. 3. Унифицированная реконфигурируемая схема коммутации БПФ с прореживанием по частоте, при N=8, выполненная согласно изобретению.FIG. 3. The unified reconfigurable switching circuit FFT with thinning frequency, at N = 8, made according to the invention.

Фиг. 4. Традиционная схема вычисления БПФ с прореживанием по частоте, при N=16, выполненная согласно уровню техники.FIG. 4. The traditional scheme of calculating FFT with decimation in frequency, at N = 16, made according to the prior art.

Фиг. 5. Унифицированная реконфигурируемая схема коммутации БПФ с прореживанием по частоте, при N=16, выполненная согласно изобретению.FIG. 5. Unified reconfigurable FFT switching circuit with frequency decimation, at N = 16, made according to the invention.

Фиг. 6. Традиционная схема вычисления БПФ с прореживанием по времени, при N=16, выполненная согласно уровню техники.FIG. 6. The traditional scheme of computing FFT with time decimation, at N = 16, performed according to the prior art.

Фиг. 7. Унифицированная реконфигурируемая схема коммутации БПФ с прореживанием по времени, при N=16, выполненная согласно изобретению.FIG. 7. Unified reconfigurable FFT switching circuit with time decimation, at N = 16, made according to the invention.

Рассмотрим принцип функционирования заявленного изобретения. Быстрое преобразование Фурье (БПФ) основано на дискретном преобразовании Фурье, которому соответствует следующий алгоритм вычисления:Consider the principle of operation of the claimed invention. The fast Fourier transform (FFT) is based on the discrete Fourier transform, which corresponds to the following calculation algorithm:

Figure 00000014
(1)
Figure 00000014
 (one)

где

Figure 00000015
–
Figure 00000016
-ый отсчет входной последовательности,
Figure 00000017
,Where
Figure 00000015
 -
Figure 00000016
 1st sample of the input sequence
Figure 00000017
 ,

Figure 00000018
–
Figure 00000019
-ый отсчет выходного спектра,
Figure 00000020
,
Figure 00000018
 -
Figure 00000019
 1st sample of the output spectrum,
Figure 00000020
 ,

Figure 00000021
– количество отсчетов,
Figure 00000021
 - number of samples

Figure 00000022
– коэффициенты ДПФ.
Figure 00000022
 - DFT coefficients.

Традиционная известная из уровня техники схема вычисления БПФ с прореживанием по частоте показана на Фиг. 1. Входные отсчеты

Figure 00000015
по порядку записывают в массив 101 элементов памяти, далее по конвейеру выполняют вычисление с помощью базового вычислительного элемента 102 операции «бабочка». Количество стадий Stage0, Stage1, Stage2 конвейера определяют значением
Figure 00000023
. Количество отсчетов
Figure 00000021
выбирают кратным степени двойки. Схема коммутации на каждой стадии различна, в некоторых вершинах стоит умножитель 103 на поворотный множитель
Figure 00000024
 Базовая операция «бабочка» представлена на Фиг. 2-А. Более подробно работа данного узла «бабочка» представлена на функциональной схеме Фиг. 2-Б. В состав узла «бабочка» входит два сумматора 201, в нижнем ребре «бабочки» имеется умножитель 103 на поворотный множитель. Операция «бабочка» выполняется в соответствии со следующим выражением:A conventional prior art frequency decimation FFT calculation scheme is shown in FIG. 1. Input samples
Figure 00000015
 in order, they are written into the array of 101 memory elements, then the calculation of the butterfly operation using the basic computing element 102 is performed along the pipeline. The number of stages Stage0, Stage1, Stage2 conveyor is determined by the value
Figure 00000023
 . Number of samples
Figure 00000021
 Choose a multiple of the power of two. The switching scheme at each stage is different, at some vertices there is a multiplier 103 by a rotary factor
Figure 00000024
 The basic butterfly operation is shown in FIG. 2-A. The operation of this “butterfly” unit is presented in more detail in the functional diagram of FIG. 2-B. The “butterfly” assembly consists of two adders 201, in the lower edge of the “butterfly” there is a multiplier 103 by a rotary factor. The butterfly operation is performed in accordance with the following expression:

Figure 00000025
, (2)
Figure 00000025
 , (2)

где

Figure 00000026
и
Figure 00000027
 – пара входных отсчетов;
Figure 00000028
и
Figure 00000029
 – пара выходных комплексных отсчетов;
Figure 00000030
 – комплексный поворотный множитель.Where
Figure 00000026
 and
Figure 00000027
 - a pair of input samples;
Figure 00000028
 and
Figure 00000029
 - a pair of output complex readings;
Figure 00000030
 - complex rotary factor.

Рассмотрим более подробно функционирование заявленной унифицированной реконфигурируемой схемы коммутации быстрого преобразования Фурье и способа ее формирования (Фиг. 1-7). Let us consider in more detail the functioning of the claimed unified reconfigurable fast Fourier transform switching scheme and the method of its formation (Fig. 1-7).

Схема коммутации, представленная на Фиг. 1, на каждой стадии различна, поэтому для каждой стадии необходим свой неунифицированный дешифратор адреса. Для лучшего понимания черные кружки обозначены цифрами, это вклад каждого первоначального отсчета

Figure 00000015
в последующие стадии и участие в операции «бабочка». Видно, что вклад отсчетов
Figure 00000015
 в последнюю стадию, то есть в выходные отсчеты
Figure 00000018
 по номеру имеют полностью обратную нумерацию, если считать сверху вниз.The switching circuit shown in FIG. 1, it is different at each stage, therefore for each stage its own unified address decoder is needed. For a better understanding, black circles are indicated by numbers, this is the contribution of each initial count
Figure 00000015
 in the subsequent stages and participation in the operation "butterfly". It can be seen that the contribution of the samples
Figure 00000015
 in the last stage, that is, in the weekend counts
Figure 00000018
 by number they have completely reverse numbering, if you count from top to bottom.

Лучший вариант (отраженный в формуле изобретения) выполнения заявленной унифицированной реконфигурируемой схемы коммутации БПФ представлен на Фиг. 3. Узел 102 операции «бабочка» схематично стал несимметричен, при этом работа узла по-прежнему эквивалентна схеме, представленной на Фиг. 2-Б и выражению (2). Видно, что схема коммутации на каждой стадии Stage0, Stage1, Stage2 остается одинаковой. Вклад (номер над черными кружками) первоначального отсчета

Figure 00000015
в последующие стадии отличается от традиционной известной из уровня техники схемы, представленной на Фиг. 1, однако в конечной стадии вклад в выходные отсчеты
Figure 00000018
 аналогичен вкладу схемы, представленной на Фиг. 1. Алгоритмически схемы, представленные на Фиг. 1 и 3 эквивалентны, все вычисления на каждой стадии совпадают, отличие состоит лишь в адресах записи/чтения из элементов (ячеек) массива 101 памяти.The best option (reflected in the claims) for performing the claimed unified reconfigurable FFT switching circuit is shown in FIG. 3. The node 102 of the butterfly operation has schematically become asymmetrical, while the operation of the node is still equivalent to the circuit shown in FIG. 2-B and expression (2). It can be seen that the switching circuit at each stage Stage0, Stage1, Stage2 remains the same. Contribution (number over black circles) of the initial count
Figure 00000015
 in subsequent stages, it differs from the traditional prior art circuit shown in FIG. 1, however, in the final stage, the contribution to the output samples
Figure 00000018
 similar to the contribution of the circuit shown in FIG. 1. Algorithmically the circuits shown in FIG. 1 and 3 are equivalent, all calculations at each stage coincide, the difference is only in the write / read addresses from the elements (cells) of the memory array 101.

Аналогичным образом можно построить схему для любого количества отсчетов N. На Фиг 4. представлена традиционная известная из уровня техники схема коммутации БПФ с прореживанием по частоте (N=16), а на Фиг. 5 - ее аналог, выполненный согласно изобретению - унифицированная реконфигурируемая схема коммутации БПФ с прореживанием по частоте (N=16). Исходя из заявленной унифицированной реконфигурируемой схемы коммутации (N=8,16) и выражения (2) для общего случая (любого N) можно написать итеративное выражение:In a similar way, it is possible to construct a circuit for any number of samples N. In Fig. 4, a traditional FFT switching circuit with frequency decimation (N = 16) is presented, and in Fig. 5 - its analogue made according to the invention is a unified reconfigurable FFT switching circuit with frequency decimation (N = 16). Based on the declared unified reconfigurable switching scheme (N = 8.16) and expression (2) for the general case (any N), an iterative expression can be written:

Figure 00000031
(3)
Figure 00000031
 (3)

где

Figure 00000032
– значение (входной отсчет или промежуточное значение, вычисленное узлом «бабочка») считываемое из
Figure 00000033
-го элемента памяти
Figure 00000034
-ой стадии конвейера;
Figure 00000035
 – значение (вычисленное узлом «бабочка») записываемое в
Figure 00000036
-ый элемент памяти
Figure 00000034
-ой стадии конвейера;
Figure 00000037
 – комплексный поворотный множитель, соответствующий выражению (2).Where
Figure 00000032
 - value (input sample or intermediate value calculated by the butterfly node) read from
Figure 00000033
 th memory element
Figure 00000034
 -th stage of the conveyor;
Figure 00000035
 - the value (calculated by the “butterfly” node) recorded in
Figure 00000036
 memory element
Figure 00000034
 -th stage of the conveyor;
Figure 00000037
 Is the complex rotary factor corresponding to expression (2).

Зачастую требуется меньшее количество отсчетов для преобразования БПФ, а именно,

Figure 00000038
. , при этом, если использовать традиционную известную из уровня техники схему коммутации БПФ с прореживанием по частоте, необходимо использовать первые
Figure 00000039
 элементов памяти для отсчетов, в остальных должны быть записаны нули. При том нетрудно заметить, что поворачивающие коэффициенты останутся прежними, так как
Figure 00000040
, при
Figure 00000041
. Таким образом, в заявленной унифицированной реконфигурируемой схеме коммутации БПФ (Фиг. 3) нет необходимости менять поворачивающие коэффициенты для реконфигурирования схемы по количеству отсчетов. Все что следует сделать, это:Often, fewer samples are required to convert an FFT, namely,
Figure 00000038
 . Moreover, if you use a traditional FFT switching circuit with frequency decimation, it is necessary to use the first
Figure 00000039
 memory elements for samples, zeros should be written in the rest. Moreover, it is easy to see that the turning coefficients will remain the same, since
Figure 00000040
 at
Figure 00000041
 . Thus, in the claimed unified reconfigurable FFT switching circuit (Fig. 3), there is no need to change the rotation coefficients to reconfigure the circuit according to the number of samples. All that needs to be done is:

- обнулить все неиспользуемые отсчеты

Figure 00000042
во входном массиве 101 элементов памяти;- reset all unused samples
Figure 00000042
 in the input array 101 memory elements;

- для

Figure 00000041
выбрать равными единице все поворачивающие коэффициенты 103 с режимом единичного умножения нулевой стадии Stage0.- for
Figure 00000041
 select equal to unity all the turning coefficients 103 with the regime of unit multiplication of the zero stage Stage0.

- для

Figure 00000043
выбрать равными единице все поворачивающие коэффициенты 103 нулевой и первой стадий Stage0, Stage1. И так далее, каждый раз при уменьшении первоначального количества отсчетов в два раза, количество стадий с единичными поворачивающими коэффициентами увеличивается на один.- for
Figure 00000043
 select equal to one all the turning coefficients 103 of the zero and first stages Stage0, Stage1. And so on, each time when the initial number of samples is halved, the number of stages with unit turning coefficients increases by one.

Согласно заявленному методу можно построить схему коммутации БПФ с прореживанием по времени, традиционная известная из уровня техники схема которой представлена на Фиг. 5. Традиционные схемы коммутации БПФ с прореживанием по частоте и по времени структурно идентичны, и отличаются лишь направлением вычисления, например, если за основу взята схема с прореживанием по частоте (вычисления производятся слева-направо), то с прореживанием по времени можно структурно применить эту же схему если представить вычисления справа-налево, то есть отобразить схему зеркально. Операция «бабочка» при этом немного отличается. Аналогично можно отобразить заявленную унифицированную реконфигурируемую схему коммутации БПФ с прореживанием по частоте для построения унифицированной реконфигурируемой схемы коммутации БПФ с прореживанием по времени, как показано на Фиг. 7. According to the claimed method, it is possible to construct a time-thinning FFT switching circuit, the traditional circuit of which is known from the prior art, which is shown in FIG. 5. The traditional FFT switching schemes with decimation in frequency and time are structurally identical, and differ only in the direction of calculation, for example, if a decimation scheme in frequency is taken as the basis (calculations are performed from left to right), then with decimation in time, this can be structurally applied. the same scheme, if we present the calculations from right to left, that is, display the scheme in a mirror. Operation “butterfly” is slightly different. Similarly, the claimed unified reconfigurable FFT switching circuit with a decimation in frequency can be displayed to construct a unified reconfigurable switching circuit FFT with a decimation in time, as shown in FIG. 7.

Заявленное изобретение предназначено для разработки устройств вычисления БПФ. Заявленное изобретение представляет собой унифицированную (единую) схему коммутации значений из памяти для базовых узлов вычислений операции «бабочка» для всех стадий конвейера. Ввиду того, что схема коммутации едина, можно построить различные устройства с оптимизацией по ресурсам и используемой памяти, быстродействию и т.д. Например, в случае жестких требований по аппаратным затратам, можно, пренебрегая быстродействием, использовать два массива элементов памяти для всех стадий вычислений. Один массив для входных отсчетов, другой для выходных отсчетов, эти же массивы памяти используют для промежуточных вычислений (стадий в случае конвейерной структуры). При этом ввиду единой схемы коммутации, нет необходимости ее перенастраивать с каждым тактом, что дополнительно уменьшает аппаратные затраты. The claimed invention is intended for the development of FFT computing devices. The claimed invention is a unified (single) circuit for switching values from memory for the basic nodes of the calculations of the operation "butterfly" for all stages of the pipeline. Due to the fact that the switching scheme is the same, it is possible to build various devices with optimization in terms of resources and used memory, speed, etc. For example, in the case of stringent requirements for hardware costs, you can, neglecting speed, use two arrays of memory elements for all stages of the calculations. One array for input samples, another for output samples, these same memory arrays are used for intermediate calculations (stages in the case of a pipeline structure). Moreover, due to the unified switching scheme, there is no need to reconfigure it with each clock cycle, which further reduces hardware costs.

Заявленная реконфигурируемая унифицированная схема коммутации БПФ имеет следующие преимущества. Реконфигурируемая унифицированная схема содержит:The claimed reconfigurable unified FFT switching scheme has the following advantages. The reconfigurable unified circuit contains:

- узел «бабочка», состоящий из комплексного умножителя, двух сумматоров,- node "butterfly", consisting of a complex multiplier, two adders,

- элементы памяти для хранения входных и выходных (а также промежуточных результатов операции «бабочка») отсчетов,- memory elements for storing input and output (as well as intermediate results of the butterfly operation) samples,

- обладает единой коммутацией между всеми стадиями вычисления и исключает систему сложного мультиплексирования, присущую традиционной схеме.- has a single switching between all stages of the calculation and eliminates the complex multiplexing system inherent in the traditional scheme.

Устройство выполнения БПФ на основе заявленной реконфигурируемой унифицированной схемы может применяться для различных целей:The FFT execution device based on the declared reconfigurable unified circuit can be used for various purposes:

- для уменьшения аппаратных затрат - последовательная схема, итерационная, требующая один узел «бабочка» и два массива памяти объема

Figure 00000001
отсчетов, при этом доступ к памяти является безконфликтным;- to reduce hardware costs - a sequential circuit, iterative, requiring one node "butterfly" and two arrays of memory volume
Figure 00000001
 counts, while access to memory is conflict-free;

- для максимальной производительности - полностью параллельная схема, конвейерная, требующая

Figure 00000002
узлов «бабочка» и элементов памяти (один элемент для хранения одного отсчета);- for maximum performance - a fully parallel pipelined circuit requiring
Figure 00000002
 “butterfly” nodes and memory elements (one element for storing one sample);

- для целевых задач – последовательно параллельная схема, итерационная, требующая несколько узлов «бабочка» не более

Figure 00000044
, работающих параллельно и два массива памяти объема
Figure 00000001
 отсчетов.- for targets - a sequentially parallel circuit, iterative, requiring several nodes "butterfly" no more
Figure 00000044
 working in parallel and two volume memory arrays
Figure 00000001
 counts.

Хотя описанный выше вариант выполнения изобретения был изложен с целью иллюстрации заявленного изобретения, специалистам ясно, что возможны разные модификации, добавления и замены, не выходящие из объема и смысла заявленного изобретения, раскрытого в прилагаемой формуле изобретения.Although the embodiment described above has been set forth to illustrate the claimed invention, it is clear to those skilled in the art that various modifications, additions and substitutions are possible without departing from the scope and meaning of the claimed invention disclosed in the attached claims.

Claims (8)

1. Унифицированная реконфигурируемая схема коммутации быстрого преобразования Фурье (БПФ) для
Figure 00000045
 входных отсчетов, содержащая
Figure 00000046
 вычислительных узлов «бабочка» и
Figure 00000047
+1 массивов, состоящих из
Figure 00000045
 элементов памяти для хранения входных, выходных и промежуточных отсчетов, при этом
Figure 00000045
 входов схемы подключены к
Figure 00000045
 входам элементов памяти нулевого массива с 0-го по
Figure 00000048
-й соответственно, выход нулевого элемента памяти нулевого массива подключен к первому входу нулевого узла «бабочка» первой стадии, выход
Figure 00000049
-го элемента памяти нулевого массива подключен ко второму входу нулевого узла «бабочка» первой стадии, первый выход которого подключен к входу нулевого элемента памяти первого массива, а второй выход подключен к входу первого элемента памяти первого массива, при этом выход первого элемента памяти нулевого массива подключен к первому входу первого узла «бабочка» первой стадии, а ко второму входу подключен выход
Figure 00000050
-го элемента памяти нулевого массива, при этом первый выход первого узла «бабочка» первой стадии подключен к входу 2-го элемента памяти первого массива, а второй выход подключен к входу 3-го элемента памяти первого массива и так далее, при этом выход
Figure 00000051
-го элемента памяти нулевого массива подключен к первому входу последнего
Figure 00000051
-го узла «бабочка» первой стадии, ко второму входу которого подключен выход последнего
Figure 00000052
-го элемента памяти нулевого массива, при этом первый выход последнего
Figure 00000051
-го узла «бабочка» первой стадии подключен к входу предпоследнего
Figure 00000053
-го элемента памяти первого массива, а второй выход подключен к входу последнего
Figure 00000052
-го элемента памяти первого массива, схема коммутации между элементами памяти первого и второго, второго и последующих массивов аналогична вплоть до последнего
Figure 00000054
-го, выходного массива элементов памяти, выходы которых являются выходами схемы.1. Unified reconfigurable fast Fourier transform (FFT) switching scheme for
Figure 00000045
 input samples containing
Figure 00000046
 computing nodes "butterfly" and
Figure 00000047
 +1 arrays consisting of
Figure 00000045
 memory elements for storing input, output and intermediate samples, while
Figure 00000045
 circuit inputs are connected to
Figure 00000045
 inputs of memory elements of the zero array from 0 to
Figure 00000048
 -th, respectively, the output of the zero memory element of the zero array is connected to the first input of the zero node “butterfly” of the first stage, the output
Figure 00000049
 -th memory element of the zero array is connected to the second input of the zero node “butterfly” of the first stage, the first output of which is connected to the input of the zero memory element of the first array, and the second output is connected to the input of the first memory element of the first array, while the output of the first memory element of the zero array connected to the first input of the first node "butterfly" of the first stage, and the output is connected to the second input
Figure 00000050
 -th memory element of the zero array, while the first output of the first node “butterfly” of the first stage is connected to the input of the 2nd memory element of the first array, and the second output is connected to the input of the 3rd memory element of the first array and so on, with the output
Figure 00000051
 -th memory element of the zero array is connected to the first input of the last
Figure 00000051
 of the “butterfly” node of the first stage, to the second input of which the output of the last
Figure 00000052
 -th memory element of the zero array, with the first output of the last
Figure 00000051
 the first node “butterfly” of the first stage is connected to the input of the penultimate
Figure 00000053
 -th memory element of the first array, and the second output is connected to the input of the last
Figure 00000052
 -th memory element of the first array, the switching circuit between the memory elements of the first and second, second and subsequent arrays is similar up to the last
Figure 00000054
 th, the output array of memory elements whose outputs are outputs of the circuit. 2. Схема по п. 1, о т л и ч а ю щ а я с я тем, что она унифицирована, а именно, одинакова для каждой стадии вычисления БПФ.2. The circuit according to claim 1, with the fact that it is unified, namely, it is the same for each stage of FFT calculation. 3. Схема по п. 1, о т л и ч а ю щ а я с я тем, что узел «бабочка» состоит из двух сумматоров и комплексного умножителя с режимом единичного умножения, при этом первый вход узла «бабочка» соединен с первыми входами двух сумматоров, при этом выход первого сумматора является первым выходом узла «бабочка», а второй вход соединен со вторым входом узла «бабочка», который также соединен с входом умножителя на -1, выход которого соединен со вторым входом второго сумматора, выход которого соединен с входом комплексного умножителя с режимом единичного умножения, а его выход является вторым выходом узла «бабочка».3. The circuit according to claim 1, with the fact that the “butterfly” node consists of two adders and a complex multiplier with single multiplication mode, while the first input of the “butterfly” node is connected to the first the inputs of two adders, while the output of the first adder is the first output of the butterfly node, and the second input is connected to the second input of the butterfly node, which is also connected to the input of the multiplier by -1, the output of which is connected to the second input of the second adder, the output of which connected to the input of a complex multiplier with single smart mode zheniya, and its output is the second output node "butterfly". 4. Схема по п. 3, о т л и ч а ю щ а я с я тем, что все комплексные умножители выполнены с возможностью переключения в режим единичного умножения, при этом для обеспечения реконфигурируемости схемы под меньшее число отсчетов
Figure 00000055
 комплексные умножители в узлах бабочки нулевой стадии выполнены с возможностью переключения в режим единичного умножения, а для обеспечения реконфигурируемости схемы под число отсчетов
Figure 00000056
и меньше, количество стадий с умножителями в режиме единичного умножения равно необходимому количеству делений первоначального числа отсчетов
Figure 00000057
 на два.4. The circuit according to claim 3, with the fact that all complex multipliers are made with the possibility of switching to single multiplication mode, while to ensure reconfigurability of the circuit for a smaller number of samples
Figure 00000055
 complex multipliers in the nodes of the butterfly of the zero stage are made with the possibility of switching to single multiplication mode, and to ensure reconfigurability of the circuit for the number of samples
Figure 00000056
 and less, the number of stages with multipliers in the unit multiplication mode is equal to the required number of divisions of the initial number of samples
Figure 00000057
 on two. 5. Способ формирования унифицированной реконфигурируемой схемы коммутации быстрого преобразования Фурье (БПФ) для
Figure 00000045
 входных отсчетов, содержащей
Figure 00000046
 вычислительных узлов «бабочка» и
Figure 00000047
+ 1 массивов, состоящих из
Figure 00000045
 элементов памяти для хранения входных, выходных и промежуточных отсчетов, при этом
Figure 00000045
 входов схемы подключают к
Figure 00000045
 входам элементов памяти нулевого массива с 0-го по
Figure 00000048
-й соответственно, выход нулевого элемента памяти нулевого массива подключают к первому входу нулевого узла «бабочка» первой стадии, выход
Figure 00000049
-го элемента памяти нулевого массива подключают ко второму входу нулевого узла «бабочка» первой стадии, первый выход которого подключают к входу нулевого элемента памяти первого массива, а второй выход подключают к входу первого элемента памяти первого массива, при этом выход первого элемента памяти нулевого массива подключают к первому входу первого узла «бабочка» первой стадии, а ко второму входу подключают выход
Figure 00000050
-го элемента памяти нулевого массива, при этом первый выход первого узла «бабочка» первой стадии подключают к входу 2-го элемента памяти первого массива, а второй выход подключают к входу 3-его элемента памяти первого массива и так далее, при этом выход
Figure 00000051
-го элемента памяти нулевого массива подключают к первому входу последнего
Figure 00000051
-го узла «бабочка» первой стадии, ко второму входу которого подключают выход последнего
Figure 00000052
-го элемента памяти нулевого массива, при этом первый выход последнего
Figure 00000051
-го узла «бабочка» первой стадии подключают к входу предпоследнего
Figure 00000053
-го элемента памяти первого массива, а второй выход подключают к входу последнего
Figure 00000052
-го элемента памяти первого массива, схема коммутации между элементами памяти первого и второго, второго и последующих массивов аналогична вплоть до последнего
Figure 00000054
-го, выходного массива элементов памяти, выходы которых являются выходами схемы.5. The method of forming a unified reconfigurable fast Fourier transform (FFT) switching circuit for
Figure 00000045
 input samples containing
Figure 00000046
 computing nodes "butterfly" and
Figure 00000047
 + 1 arrays consisting of
Figure 00000045
 memory elements for storing input, output and intermediate samples, while
Figure 00000045
 circuit inputs are connected to
Figure 00000045
 inputs of memory elements of the zero array from 0 to
Figure 00000048
 -th respectively, the output of the zero memory element of the zero array is connected to the first input of the zero node "butterfly" of the first stage, the output
Figure 00000049
 -th memory element of the zero array is connected to the second input of the zero node “butterfly” of the first stage, the first output of which is connected to the input of the zero memory element of the first array, and the second output is connected to the input of the first memory element of the first array, while the output of the first memory element of the zero array connected to the first input of the first node "butterfly" of the first stage, and connected to the second input
Figure 00000050
 -th memory element of the zero array, while the first output of the first node “butterfly” of the first stage is connected to the input of the 2nd memory element of the first array, and the second output is connected to the input of the 3rd memory element of the first array and so on, with the output
Figure 00000051
 -th memory element of the zero array is connected to the first input of the last
Figure 00000051
 of the “butterfly” node of the first stage, to the second input of which the output of the last is connected
Figure 00000052
 -th memory element of the zero array, with the first output of the last
Figure 00000051
 the first node “butterfly” of the first stage is connected to the input of the penultimate
Figure 00000053
 -th memory element of the first array, and the second output is connected to the input of the last
Figure 00000052
 -th memory element of the first array, the switching circuit between the memory elements of the first and second, second and subsequent arrays is similar up to the last
Figure 00000054
 th, the output array of memory elements whose outputs are outputs of the circuit. 6. Способ по п. 5, отличающийся тем, что он унифицирован, а именно одинаков для каждой стадии вычисления БПФ.6. The method according to p. 5, characterized in that it is unified, namely the same for each stage of the calculation of the FFT. 7. Способ по п. 5, отличающийся тем, что узел «бабочка» состоит из двух сумматоров и комплексного умножителя с режимом единичного умножения, при этом первый вход узла «бабочка» соединяют с первыми входами двух сумматоров, при этом выход первого сумматора является первым выходом узла «бабочка», а второй вход соединяют со вторым входом узла «бабочка», который также соединяют с входом умножителя на -1, выход которого соединяют со вторым входом второго сумматора, выход которого соединяют с входом комплексного умножителя с режимом единичного умножения, а его выход является вторым выходом узла «бабочка».7. The method according to p. 5, characterized in that the butterfly node consists of two adders and a complex multiplier with a single multiplication mode, while the first input of the butterfly node is connected to the first inputs of two adders, while the output of the first adder is the first the output of the butterfly node, and the second input is connected to the second input of the butterfly node, which is also connected to the input of the multiplier by -1, the output of which is connected to the second input of the second adder, the output of which is connected to the input of the complex multiplier with the unit smart mode This is the second exit of the butterfly node. 8. Способ по п. 7, отличающийся тем, что все комплексные умножители выполнены с возможностью переключения в режим единичного умножения, при этом для обеспечения реконфигурируемости схемы под меньшее число отсчетов
Figure 00000055
 комплексные умножители в узлах бабочки нулевой стадии выполнены с возможностью переключения в режим единичного умножения, а для обеспечения реконфигурируемости схемы под число отсчетов
Figure 00000056
и меньше, количество стадий с умножителями в режиме единичного умножения равно необходимому количеству делений первоначального числа отсчетов
Figure 00000057
 на два.8. The method according to p. 7, characterized in that all complex multipliers are configured to switch to a single multiplication mode, while ensuring reconfigurability of the circuit for a smaller number of samples
Figure 00000055
 complex multipliers in the nodes of the butterfly of the zero stage are made with the possibility of switching to single multiplication mode, and to ensure reconfigurability of the circuit for the number of samples
Figure 00000056
 and less, the number of stages with multipliers in the unit multiplication mode is equal to the required number of divisions of the initial number of samples
Figure 00000057
 on two.
RU2018144348A 2018-12-14 2018-12-14 Unified reconfigurable fast fourier transform switching circuit and method of its formation RU2700194C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2018144348A RU2700194C1 (en) 2018-12-14 2018-12-14 Unified reconfigurable fast fourier transform switching circuit and method of its formation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2018144348A RU2700194C1 (en) 2018-12-14 2018-12-14 Unified reconfigurable fast fourier transform switching circuit and method of its formation

Publications (1)

Publication Number Publication Date
RU2700194C1 true RU2700194C1 (en) 2019-09-13

Family

ID=67989637

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2018144348A RU2700194C1 (en) 2018-12-14 2018-12-14 Unified reconfigurable fast fourier transform switching circuit and method of its formation

Country Status (1)

Country Link
RU (1) RU2700194C1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU196625U1 (en) * 2020-01-17 2020-03-06 Акционерное общество Научно-производственный центр "Электронные вычислительно-информационные системы" (АО НПЦ "ЭЛВИС") HIGH-SPEED FOURIER FAST TRANSFORMING DEVICE WITH CONFLICT-FREE, LINEAR MEMORY ACCESS
RU2717950C1 (en) * 2020-01-17 2020-03-27 Акционерное общество Научно-производственный центр «Электронные вычислительно-информационные системы» (АО НПЦ «ЭЛВИС») Fast fourier transform high-speed device with conflict-free linear memory access
RU2730174C1 (en) * 2020-01-17 2020-08-19 Акционерное общество Научно-производственный центр "Электронные вычислительно-информационные системы" (ОАО НПЦ "ЭЛВИС") Reconfigurable fast fourier transform computer of super-long transform length

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1290350A1 (en) * 1985-04-17 1987-02-15 Марийский политехнический институт им.А.М.Горького Device for fast fourier transform
SU1631556A1 (en) * 1989-03-20 1991-02-28 Специальное Конструкторско-Технологическое Бюро "Модуль" Винницкого Политехнического Института Arithmetic device for fast fourier transform processor
RU2015550C1 (en) * 1991-08-20 1994-06-30 Геннадий Васильевич Чирков Arithmetic unit for performing discrete fouler transform
US7437395B2 (en) * 2002-12-10 2008-10-14 Samsung Electronics Co., Ltd. FFT operating apparatus of programmable processors and operation method thereof
US20130066932A1 (en) * 2011-09-09 2013-03-14 Texas Instruments Incorporated Constant geometry split radix fft
US9525579B2 (en) * 2012-07-18 2016-12-20 Nec Corporation FFT circuit

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1290350A1 (en) * 1985-04-17 1987-02-15 Марийский политехнический институт им.А.М.Горького Device for fast fourier transform
SU1631556A1 (en) * 1989-03-20 1991-02-28 Специальное Конструкторско-Технологическое Бюро "Модуль" Винницкого Политехнического Института Arithmetic device for fast fourier transform processor
RU2015550C1 (en) * 1991-08-20 1994-06-30 Геннадий Васильевич Чирков Arithmetic unit for performing discrete fouler transform
US7437395B2 (en) * 2002-12-10 2008-10-14 Samsung Electronics Co., Ltd. FFT operating apparatus of programmable processors and operation method thereof
US20130066932A1 (en) * 2011-09-09 2013-03-14 Texas Instruments Incorporated Constant geometry split radix fft
US9525579B2 (en) * 2012-07-18 2016-12-20 Nec Corporation FFT circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU196625U1 (en) * 2020-01-17 2020-03-06 Акционерное общество Научно-производственный центр "Электронные вычислительно-информационные системы" (АО НПЦ "ЭЛВИС") HIGH-SPEED FOURIER FAST TRANSFORMING DEVICE WITH CONFLICT-FREE, LINEAR MEMORY ACCESS
RU2717950C1 (en) * 2020-01-17 2020-03-27 Акционерное общество Научно-производственный центр «Электронные вычислительно-информационные системы» (АО НПЦ «ЭЛВИС») Fast fourier transform high-speed device with conflict-free linear memory access
RU2730174C1 (en) * 2020-01-17 2020-08-19 Акционерное общество Научно-производственный центр "Электронные вычислительно-информационные системы" (ОАО НПЦ "ЭЛВИС") Reconfigurable fast fourier transform computer of super-long transform length

Similar Documents

Publication Publication Date Title
US11494622B2 (en) Method and apparatus for implementing a deep neural network performing an activation function
RU2700194C1 (en) Unified reconfigurable fast fourier transform switching circuit and method of its formation
US20090282207A1 (en) System & method for storing a sparse matrix
US20140019727A1 (en) Modified balanced throughput data-path architecture for special correlation applications
WO2018027706A1 (en) Fft processor and algorithm
US9082476B2 (en) Data accessing method to boost performance of FIR operation on balanced throughput data-path architecture
Leclère et al. Improving the performance of the FFT-based parallel code-phase search acquisition of GNSS signals by decomposition of the circular correlation
RU188978U1 (en) UNIFIED RECONFIGURED SCHEME OF COMMUTATION OF FAST FURIET TRANSFORMATION
RU2717950C1 (en) Fast fourier transform high-speed device with conflict-free linear memory access
Leitersdorf et al. FourierPIM: High-throughput in-memory Fast Fourier Transform and polynomial multiplication
WO2023134507A1 (en) Stochastic calculation method, circuit, chip, and device
CN114764615A (en) Convolution operation implementation method, data processing method and device
EP1125205B1 (en) Memory with vectorial access
CN109669666B (en) Multiply-accumulate processor
EP1076296A2 (en) Data storage for fast fourier transforms
RU196625U1 (en) HIGH-SPEED FOURIER FAST TRANSFORMING DEVICE WITH CONFLICT-FREE, LINEAR MEMORY ACCESS
Meher et al. Area-delay efficient architecture for MP algorithm using reconfigurable inner-product circuits
RU2015550C1 (en) Arithmetic unit for performing discrete fouler transform
RU2730174C1 (en) Reconfigurable fast fourier transform computer of super-long transform length
RU197098U1 (en) RECONFIGURABLE QUICK FOURIER TRANSFORMER OF EXTRA LARGE TRANSFORMATION LENGTH
US8812819B1 (en) Methods and apparatus for reordering data signals in fast fourier transform systems
Malashri et al. Low power and memory efficient FFT architecture using modified CORDIC algorithm
US11171651B2 (en) Mixed signal computer
El-Khashab et al. An architecture for a radix-4 modular pipeline fast Fourier transform
Poperechny et al. A Unified Reconfigurable Commutation Scheme of Fast Fourier Transform