JP2008506191A5 - - Google Patents

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ベクトルの高速直交変換を多段階で実施する、再構成可能なアーキテクチャであって、ベクトルのサイズがＮであり、Ｎは変化してよく、段階の数がＮの関数であり、
１つまたは複数のバタフライ・ユニットを含むように構成され配置された計算ユニットと、
前記計算ユニットの出力に結合され、前記変換の少なくとも１つの段階向けの前記バタフライ演算をすべて実施するように構成され配置された１つまたは複数の乗算器を含むブロックと、
各バタフライ演算を実施する前記計算ユニットにより使用される、前記バタフライ演算の中間結果と所定の係数とを格納するように構成され配置された記憶ユニットとを備え、前記記憶ユニットはメモリおよび多重化アーキテクチャを含んでおり、さらに、
前記段階用にただ１つの計算ユニットが必要とされるように、前記変換の前記バタフライ演算すべてを前記一段階向けの前記計算ユニットを用いて時分割するように構成され配置されたマルチプレクサ・ユニットと、
前記計算ユニットに係数を与え、前記記憶ユニット内のメモリのサイズおよび多重化アーキテクチャを制御するように構成され配置されたコントローラとを備え、
各段階用の、前記乗算器の係数、前記計算ユニットの前記係数、メモリのサイズ、および多重化アーキテクチャが、Ｎの値に応じて修正されることを特徴とする再構成可能なアーキテクチャ。 A reconfigurable architecture that performs fast orthogonal transformation of vectors in multiple stages, the size of the vector is N, N may vary, and the number of stages is a function of N;
A computing unit constructed and arranged to include one or more butterfly units;
A block including one or more multipliers coupled to the output of the computing unit and configured and arranged to perform all the butterfly operations for at least one stage of the transformation;
Are more used to the calculation unit implementing the butterfly operation, wherein configured to store the intermediate result and a predetermined coefficient of the butterfly operation and an arranged storage unit, said storage unit is a memory and multiplexing and Nde including the architecture, further,
So that only one calculation unit for pre Symbol steps are required, the conversion of the butterfly operation all configured to divide that time by using the computing unit of said one stage for arranged multiplexer unit When,
A controller configured and arranged to provide coefficients to the computing unit and to control the size and multiplexing architecture of the memory in the storage unit;
A reconfigurable architecture , characterized in that for each stage the coefficients of the multiplier, the coefficients of the computing unit, the size of the memory and the multiplexing architecture are modified according to the value of N. 前記バタフライ・ユニットが、Ｒａｄｉｘ２、Ｒａｄｉｘ２２、Ｒａｄｉｘ２３、Ｒａｄｉｘ４、またはＲａｄｉｘ８のアーキテクチャの１つで構成される、請求項１に記載の再構成可能なアーキテクチャ。 The reconfigurable architecture of claim 1, wherein the butterfly unit is configured with one of the architectures of Radix2, Radix2 2 , Radix2 3 , Radix4, or Radix8. 前記メモリ・レジスタがＦＩＦＯシフト・レジスタである、請求項１に記載の再構成可能なアーキテクチャ。   The reconfigurable architecture of claim 1, wherein the memory register is a FIFO shift register. 前記メモリ・レジスタの長さが、前記変換の前記段階の関数である、請求項１に記載の再構成可能なアーキテクチャ。   The reconfigurable architecture of claim 1, wherein a length of the memory register is a function of the stage of the transformation. 前記メモリ・レジスタの長さが、各後続段階と共に減少する、請求項１に記載の再構成可能なアーキテクチャ。   The reconfigurable architecture of claim 1, wherein a length of the memory register decreases with each subsequent stage. 前記メモリ・レジスタの長さが、Ｎの値に応じて各段階ごとに調整される、請求項５に記載の再構成可能なアーキテクチャ。   6. The reconfigurable architecture of claim 5, wherein the length of the memory register is adjusted for each stage according to a value of N. 前記マルチプレクサ・ユニットが、前記計算ユニットへの入力／出力ブロックを含む、請求項６に記載の再構成可能なアーキテクチャ。   The reconfigurable architecture of claim 6, wherein the multiplexer unit includes an input / output block to the computing unit. Ｎが、事前定義された範囲内で変化し、事前定義された範囲全体に入力サンプル・レートでのクロッキング周波数を提供するように構成され配置されたクロック・ユニットをさらに含む、請求項１に記載の再構成可能なアーキテクチャ。   2. The clock generator of claim 1, wherein N further includes a clock unit configured and arranged to vary within a predefined range and provide a clocking frequency at an input sample rate over the predefined range. The reconfigurable architecture described. 前記アーキテクチャが、前記事前定義された範囲Ｍ全体が、ハードウェアに対する事前定義された範囲の前記変換をマップし、前記変換がＭ未満のときは不必要な計算ユニットを無効にすることによって調節されるように、前記ハードウェアとして配置された多数の計算ユニットを含む、請求項８に記載の再構成可能なアーキテクチャ。   The architecture adjusts the entire predefined range M by mapping the transformation in a predefined range for hardware and invalidating unnecessary computation units when the transformation is less than M 9. The reconfigurable architecture of claim 8, comprising a number of computing units arranged as hardware. 前記アーキテクチャが、前記事前定義された範囲Ｍ全体より小さい「ｍ」が調節されるように、ハードウェアとして配置された多数の計算ユニットを含み、前記段階が、「ｍ」より大きい変換用の、少なくとも部分的に共有されたハードウェアである、請求項８に記載の再構成可能なアーキテクチャ。   The architecture includes a number of computing units arranged as hardware such that an “m” that is less than the entire predefined range M is adjusted, wherein the stage is for a conversion greater than “m” The reconfigurable architecture of claim 8, wherein the reconfigurable architecture is at least partially shared hardware. 各段階が、Ｎ／２回の計算を必要とする、請求項１に記載の再構成可能なアーキテクチャ。   The reconfigurable architecture of claim 1, wherein each stage requires N / 2 computations. 複数の計算ユニットをさらに含み、１つが前記段階それぞれ用であり、前記計算ユニットが、パイプライン型アーキテクチャを提供するように実装される、請求項１に記載の再構成可能なアーキテクチャ。   The reconfigurable architecture of claim 1, further comprising a plurality of computing units, one for each of the stages, wherein the computing unit is implemented to provide a pipelined architecture. 複数の計算ユニットをさらに含み、１つが前記段階それぞれ用であり、前記計算ユニットが、パイプライン型、反復および並列のタイプの１つまたは複数で構成されたアーキテクチャを提供するように実装される、請求項１に記載の再構成可能なアーキテクチャ。   Further comprising a plurality of computing units, one for each of the stages, wherein the computing units are implemented to provide an architecture composed of one or more of pipelined, iterative and parallel types, The reconfigurable architecture of claim 1. 前記変換のフル・フレームが、Ｎクロック周期中で実装される、請求項１に記載の再構成可能なアーキテクチャ。   The reconfigurable architecture of claim 1, wherein the full frame of conversion is implemented in N clock periods. 前記バタフライ・ユニットが、Ｒａｄｉｘ２アーキテクチャを含む、請求項１に記載の再構成可能なアーキテクチャ。   The reconfigurable architecture of claim 1, wherein the butterfly unit comprises a Radix2 architecture. 前記バタフライ・ユニットが、Ｒａｄｉｘ４アーキテクチャを含む、請求項１に記載の再構成可能なアーキテクチャ。   The reconfigurable architecture of claim 1, wherein the butterfly unit comprises a Radix4 architecture. 前記変換のフル・フレームが、Ｎ／２クロック周期中で実施される、請求項１６に記載の再構成可能なアーキテクチャ。   The reconfigurable architecture of claim 16, wherein the full frame of conversion is performed in N / 2 clock periods. 変換アクセラレータをさらに含み、前記アクセラレータが、前記計算ユニット、記憶ユニット、およびマルチプレクサ・ユニットを含み、前記アクセラレータが、前記段階すべてに対する各バタフライ演算を、反復プロセスで実施するように構成され配置された、請求項１に記載の再構成可能なアーキテクチャ。   Further comprising a transformation accelerator, wherein the accelerator comprises the computing unit, a storage unit, and a multiplexer unit, the accelerator configured and arranged to perform each butterfly operation for all of the stages in an iterative process; The reconfigurable architecture of claim 1. 前記記憶ユニットが、フィルタ係数を含むように構成され配置され、前記変換の最終段階の前記計算ユニットの前記乗算器が、最終段階の出力を、フィルタリングされた出力を生じるように前記フィルタ係数の１つまたは複数で乗算するように適合される、請求項１に記載の再構成可能なアーキテクチャ。   The storage unit is constructed and arranged to include filter coefficients, and the multiplier of the calculation unit of the final stage of the transform produces an output of the final stage of the filter coefficients to produce a filtered output. The reconfigurable architecture of claim 1, adapted to multiply by one or more. 前記フィルタリングされた出力が、直交変換の逆である変換の多段階の入力に加えられ、前記段階がそれぞれ、計算ユニットを含み、前記ユニットが、パイプライン型アーキテクチャを形成する、請求項１９に記載の再構成可能なアーキテクチャ。   20. The filtered output is added to a multi-stage input of a transform that is the inverse of an orthogonal transform, each of the stages including a computing unit, the units forming a pipelined architecture. Reconfigurable architecture. 前記変換が高速フーリエ変換である、請求項１に記載の再構成可能なアーキテクチャ。   The reconfigurable architecture of claim 1, wherein the transform is a fast Fourier transform. 前記高速フーリエ変換が、異なるｒａｄｉｘを含む、請求項２１に記載の再構成可能なアーキテクチャ。   The reconfigurable architecture of claim 21, wherein the fast Fourier transform includes different radixes. 前記ベクトルが、実数ベクトルおよび複素ベクトル両方を含む、請求項１に記載の再構成可能なアーキテクチャ。   The reconfigurable architecture of claim 1, wherein the vectors include both real and complex vectors. 前記変換がウォルシュ直交変換を含む、請求項１に記載の再構成可能なアーキテクチャ。   The reconfigurable architecture of claim 1, wherein the transform comprises a Walsh orthogonal transform. ベクトルの高速直交変換を多段階で実施する、再構成可能なアーキテクチャを備える集積チップであって、ベクトルのサイズがＮであり、Ｎは変化してよく、段階の数がＮの関数であり、前記アーキテクチャが、
１つまたは複数のバタフライ・ユニットを含むように構成され配置された計算ユニットと、
前記計算ユニットの出力に結合され、前記変換の少なくとも１つの段階向けの前記バタフライ演算をすべて実施するように構成され配置された１つまたは複数の乗算器を含むブロックと、
各バタフライ演算を実施する前記計算ユニットにより使用される、前記バタフライ演算の中間結果と所定の係数とを格納するように構成され配置された記憶ユニットとを備え、前記記憶ユニットはメモリおよび多重化アーキテクチャを含んでおり、さらに、
前記段階用にただ１つの計算ユニットが必要とされるように、前記変換の前記バタフライ演算すべてを前記一段階向けの前記計算ユニットを用いて時分割するように構成され配置されたマルチプレクサ・ユニットと、
前記計算ユニットに係数を与え、前記記憶ユニット内のメモリのサイズおよび多重化アーキテクチャを制御するように構成され配置されたコントローラとを備え、
各段階用の、前記乗算器の係数、前記計算ユニットの前記係数、メモリのサイズ、および多重化アーキテクチャが、Ｎの値に応じて修正されることを特徴とする集積チップ。 An integrated chip with a reconfigurable architecture that performs fast orthogonal transformation of vectors in multiple stages, the size of the vector is N, N may vary, and the number of stages is a function of N; The architecture is
A computing unit constructed and arranged to include one or more butterfly units;
A block comprising one or more multipliers coupled to the output of the computing unit and configured and arranged to perform all the butterfly operations for at least one stage of the transformation;
Are more used to the calculation unit implementing the butterfly operation, wherein configured to store the intermediate result and a predetermined coefficient of the butterfly operation and an arranged storage unit, said storage unit is a memory and multiplexing and Nde including the architecture, further,
So that only one calculation unit for pre Symbol steps are required, the conversion of the butterfly operation all configured to divide that time by using the computing unit of said one stage for arranged multiplexer unit When,
A controller configured and arranged to provide coefficients to the computing unit and to control the size and multiplexing architecture of the memory in the storage unit;
For each stage, coefficients of the multiplier, wherein the coefficient calculation unit, integrated chip size of the memory, and multiplexing architecture, characterized in that it is modified according to the value of N. 請求項２５に記載の集積チップを含む通信システム。   A communication system comprising the integrated chip according to claim 25. 前記ベクトルのサイズを判定する検出装置をさらに備える、請求項２６に記載の通信システム。   27. The communication system according to claim 26, further comprising a detection device that determines a size of the vector. ベクトルの高速直交変換を多段階で実施する方法であって、ベクトルのサイズがＮであり、Ｎは変化してよく、段階の数がＮの関数であり、
１つまたは複数のバタフライ・ユニットを含むように計算ユニットを構成し配置し、前記計算ユニットの出力に結合された１つまたは複数の乗算器を含むようにブロックを構成し配列し、そして、前記変換の少なくとも１つの段階向けの前記バタフライ演算をすべて実施するように前記１つまたは複数のバタフライ・ユニットと１つまたは複数の乗算器とを構成し配列し、
各バタフライ演算を実施する前記計算ユニットにより使用される、前記バタフライ演算の中間結果と所定の係数とを記憶ユニットに格納することを含み、前記記憶ユニットはメモリおよび多重化アーキテクチャを含んでおり、さらに、
前記段階用にただ１つの計算ユニットが必要とされるように、前記変換の前記バタフライ演算すべてを前記一段階向けの前記計算ユニットを用いて時分割し、そして、
前記計算ユニットに係数を与え、前記記憶ユニット内のメモリのサイズおよび多重化アーキテクチャを制御することを含み、
各段階用の、前記乗算器の係数、前記計算ユニットの前記係数、メモリのサイズ、および多重化アーキテクチャが、Ｎの値に応じて修正されることを特徴とする方法。 A method for performing a fast orthogonal transformation of a vector in multiple stages, where the size of the vector is N, N may vary, the number of stages is a function of N,
Configuring and arranging a computing unit to include one or more butterfly units, configuring and arranging a block to include one or more multipliers coupled to the output of the computing unit; and Configuring and arranging the one or more butterfly units and one or more multipliers to perform all the butterfly operations for at least one stage of the transformation ;
Are more used to the calculation unit implementing the respective butterfly operation includes storing the intermediate result and a predetermined coefficient of the butterfly operation in a storage unit, said storage unit is Nde including a memory and multiplexing architecture, In addition ,
So that only one calculation unit for pre Symbol step is required, dividing the time all the butterfly operation of the conversion by using the computing unit of said one stage for, and,
Providing coefficients to the computing unit and controlling the size and multiplexing architecture of the memory in the storage unit;
For each stage, coefficients of the multiplier, wherein said coefficient of said computing unit, the size of the memory, and multiplexing architecture, characterized in that it is modified according to the value of N. ベクトルの高速直交変換を多段階で実施する方法であって、ベクトルのサイズがＮであり、Ｎは変化してよく、段階の数がＮの関数であり、
少なくとも１つの計算ユニットが前記変換の少なくとも１つの段階向けの前記バタフライ演算すべてを実施することができるよう、前記少なくとも１つの計算ユニットが少なくとも１つのバタフライ・ユニットと前記バタフライ・ユニットの出力に結合された乗算器とを含むように構成し配列するように、構成され配置された、再構成可能な一群のバタフライ・ユニットと再構成可能な１組の乗算器、及び、前記バタフライ演算の中間結果および各バタフライ演算の実施において使用するために所定の係数を格納するよう前記計算ユニットに結合された再構成可能なメモリ、を使用することを含み、
各段階用の係数およびメモリのサイズが、Ｎの値に応じて修正されることを特徴とする方法。 A method for performing a fast orthogonal transformation of a vector in multiple stages, where the size of the vector is N, N may vary, the number of stages is a function of N,
Cormorant by at least one calculation unit capable of performing the butterfly operation all of the at least one stage for the pre-Symbol conversion, the output of the at least one calculation unit and at least one butterfly unit said butterfly unit as coupled configured to include a multiplier arranged, it is constructed and arranged, reconfigurable set of butterfly units and reconfigurable set of multipliers, and said butterfly operation intermediate comprises using the result and the memory, reconfigurable coupled to by cormorants before Symbol calculating unit storing predetermined coefficients for use in the practice of the butterfly operation,
A method , characterized in that the coefficients for each stage and the size of the memory are modified according to the value of N. ベクトルの高速直交変換を多段階で実施するシステムであって、ベクトルのサイズがＮであり、Ｎは変化してよく、段階の数がＮの関数であり、
少なくとも１つの計算ユニットが前記変換の少なくとも１つの段階向けの前記バタフライ演算すべてを実施することができるよう、前記少なくとも１つの計算ユニットが少なくとも１つのバタフライ・ユニットと前記バタフライ・ユニットの出力に結合された乗算器とを含むように構成し配列するように、構成され配置された、再構成可能な一群のバタフライ・ユニットと再構成可能な１組の乗算器、及び、前記バタフライ演算の中間結果および各バタフライ演算の実施において使用するために所定の係数を格納するよう前記計算ユニットに結合された再構成可能なメモリを含み、
各段階用の係数およびメモリのサイズが、Ｎの値に応じて修正されることを特徴とするシステム。 A system that performs fast orthogonal transformation of a vector in multiple stages, the size of the vector is N, N may vary, the number of stages is a function of N,
Cormorant by at least one calculation unit capable of performing the butterfly operation all of the at least one stage for the pre-Symbol conversion, the output of the at least one calculation unit and at least one butterfly unit said butterfly unit as coupled configured to include a multiplier arranged, it is constructed and arranged, reconfigurable set of butterfly units and reconfigurable set of multipliers, and said butterfly operation intermediate including the results and the reconfigurable memory coupled to by cormorants before Symbol calculating unit storing predetermined coefficients for use in the practice of the butterfly operation,
A system , characterized in that the coefficients for each stage and the size of the memory are modified according to the value of N.
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