RU186683U1 - Устройство сбора данных - Google Patents

Устройство сбора данных Download PDF

Info

Publication number
RU186683U1
RU186683U1 RU2018136286U RU2018136286U RU186683U1 RU 186683 U1 RU186683 U1 RU 186683U1 RU 2018136286 U RU2018136286 U RU 2018136286U RU 2018136286 U RU2018136286 U RU 2018136286U RU 186683 U1 RU186683 U1 RU 186683U1
Authority
RU
Russia
Prior art keywords
output
unit
parallel
interface
data
Prior art date
Application number
RU2018136286U
Other languages
English (en)
Inventor
Юрий Сергеевич Атопшев
Алексей Всеволодович Воронков
Тимофей Андреевич Корниенко
Original Assignee
Публичное акционерное общество "Научно-производственное объединение "Алмаз" имени академика А.А. Расплетина" (ПАО "НПО "Алмаз")
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Публичное акционерное общество "Научно-производственное объединение "Алмаз" имени академика А.А. Расплетина" (ПАО "НПО "Алмаз") filed Critical Публичное акционерное общество "Научно-производственное объединение "Алмаз" имени академика А.А. Расплетина" (ПАО "НПО "Алмаз")
Priority to RU2018136286U priority Critical patent/RU186683U1/ru
Application granted granted Critical
Publication of RU186683U1 publication Critical patent/RU186683U1/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/40—Data acquisition and logging

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Data Mining & Analysis (AREA)
  • Databases & Information Systems (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Information Transfer Systems (AREA)

Abstract

Устройство сбора данных, содержащее узлы ввода данных и буферизации и блок выходного интерфейса, причем группа входов данных, а также входы частоты синхронизации и частоты дискретизации узла ввода данных являются одноименными входами устройства, вход управления которого и группа выходов сформированных данных которого являются одноименными входом и группой выходов блока выходного интерфейса, отличающееся тем, что узел ввода данных содержит блоки параллельного и параллельно-последовательного ввода данных, устройство также содержит блоки выбора режима и первой генерации тактовой последовательности, а узел буферизации содержит блоки управления режимами, второй генерации тактовой последовательности, обработки параллельного интерфейса, обработки последовательного интерфейса, обработки параллельно-последовательного интерфейса, формирования интерфейса обмена с памятью и персональным компьютером (ПК) и памяти, при этом группа входов данных аналого-цифрового преобразования и входы частоты синхронизации и частоты дискретизации узла ввода данных соединены соответственно с одноименными входами блоков параллельного и параллельно-последовательного ввода данных, выход первой шины передачи данных и выход первой частоты дискретизации блока параллельного ввода данных соединены с одноименными входами блока обработки параллельного интерфейса, выход которого соединен с соответствующим входом блока формирования интерфейса обмена с ПК и памятью, выход которого соединен с блоком выходного интерфейса, выход второй шины передачи данных и выход второй частоты дискретизации блока параллельно-последовательного ввода данных соединены с одноименными входами блока обработки параллельно-последовательного интерфейса, выход которого соединен с соответствующим входом блока формирования интерфейса обмена с памятью и ПК, выходы данных первой, второй и третьей линий блока параллельно-последовательного ввода данных соединены с соответствующими одноименными входами блока обработки последовательного интерфейса, выход которого соединен с соответствующим входом блока формирования интерфейса обмена с ПК и памятью, двунаправленные выводы которого соединены с двунаправленными выводами блока памяти, выход первого блока генерации тактовых последовательностей соединен с соответствующим входом блока выходного интерфейса, выход управляющего сигнала которого соединен с одноименным входом блока формирования интерфейса обмена с блоком памяти и ПК, выход второго блока генерации тактовых последовательностей соединен с соответствующими входами блоков обработки параллельного, последовательного и параллельно-последовательного интерфейсов, выход блока выбора режимов соединен с соответствующим входом блока управления режимами, четыре выхода которого соединены соответственно с блоками обработки параллельного, последовательного и параллельно-последовательного интерфейсов и блоком формирования интерфейса обмена с памятью и ПК.

Description

Полезная модель относится к областям вычислительной техники и связи и может быть использована в качестве устройства сбора данных и их регистрации (для ввода в компьютер), параллельно-последовательного преобразования или наоборот, - управления передачей данных, обработки данных, поступающих с линий связи.
Известно устройство для сбора данных (См. в интернете http://ic.milandr.m/products/programmno_otladochnye_sredstva/demonstratsionnaye_platy/demonstratsionnaya_plata_ demonstratsionnaya dlya_mikroskhemy_atsp_5101nv015/), выполненное в виде платы сбора данных, которая входит в состав демонстрационного комплекта микросхемы 5101НВ015, содержащее блок ввода, блок буферизации и блок выходного интерфейса.
Основным недостатком известного устройства является возможность сбора данных только с одной микросхемы АЦП 5101НВ015.
Наиболее близким аналогом (прототипом) заявленной полезной модели является устройство для сбора данных DC718C (См. в интернете http://www.analog.com/en/design-center/evaluation-hardware-and-software/evaluation-boards-kits/dc718c.html), содержащее блок (в заявляемом устройстве - узел) ввода данных, блок (в заявляемом устройстве - узел) буферизации, блок выходного интерфейса.
Недостатком известного устройства-прототипа DC718C является невозможность его использования для произвольных типов АЦП с различными разрядностью и уровнем сигнала и с различной организацией считывания данных, параллельным или последовательным кодом.
Техническим результатом, достигаемым при использовании предлагаемой полезной модели, является функциональное расширение возможности ее использования, путем ее универсализации при использовании различных микросхем АЦП с различными разрядностью, логическим уровнем сигнала и различным считыванием параллельного и последовательного кода, по сравнению с прототипом.
Указанный технический результат достигается тем, что устройство сбора данных, содержащее узлы ввода данных и буферизации и блок выходного интерфейса, причем группа входов данных, а также входы частоты синхронизации и частоты дискретизации узла ввода данных являются одноименными входами устройства, вход управления которого и группа выходов сформированных данных которого являются одноименными входом и группой выходов блока выходного интерфейса, также тем, что узел ввода данных содержит блоки параллельного и параллельно-последовательного ввода данных, устройство также содержит блоки выбора режима и первой генерации тактовой последовательности, а узел буферизации содержит блоки управления режимами, второй генерации тактовой последовательности, обработки параллельного интерфейса, обработки последовательного интерфейса, обработки параллельно-последовательного интерфейса, формирования интерфейса обмена с памятью и персональным компьютером (ПК) и памяти, при этом группа входов данных аналого-цифрового преобразования и входы частоты синхронизации и частоты дискретизации узла ввода данных соединены соответственно с одноименными входами блоков параллельного и параллельно-последовательного ввода данных, выход первой шины передачи данных и выход первой частоты дискретизации блока параллельного ввода данных соединены с одноименными входами блока обработки параллельного интерфейса, выход которого соединен с соответствующим входом блока формирования интерфейса обмена с ПК и памятью, выход которого соединен с блоком выходного интерфейса, выход второй шины передачи данных и выход второй частоты дискретизации блока параллельно-последовательного ввода данных соединены с одноименными входами блока обработки параллельно-последовательного интерфейса, выход которого соединен с соответствующим входом блока формирования интерфейса обмена с памятью и ПК, выходы данных первой, второй и третьей линий блока параллельно-последовательного ввода данных соединены с соответствующими одноименными входами блока обработки последовательного интерфейса, выход которого соединен с соответствующим входом блока формирования интерфейса обмена с ПК и памятью, двунаправленные выводы которого соединены с двунаправленными выводами блока памяти, выход первого блока генерации тактовых последовательностей соединен с соответствующим входом блока выходного интерфейса, выход управляющего сигнала которого соединен с одноименным входом блока формирования интерфейса обмена с блоком памяти и ПК, выход второго блока генерации тактовых последовательностей соединен с соответствующими входами блоков обработки параллельного, последовательного и параллельно-последовательного интерфейсов, выход блока выбора режимов соединен с соответствующим входом блока управления режимами, четыре выхода которого соединены соответственно с блоками обработки параллельного, последовательного и параллельно-последовательного интерфейсов и блоком формирования интерфейса обмена с памятью и ПК.
Устройство сбора данных представлено на чертеже.
Устройство сбора данных (см. чертеж) содержит узел 1 ввода данных, состоящий из блока 1.1 параллельного ввода данных и блока 2 параллельно-последовательного ввода данных, узел 3 буферизации, блок 4 выбора режима, блок 5 выходного интерфейса и первый блок 6 генерации тактовых последовательностей.
Узел буферизации содержит блок 7 управления режимами, второй блок 8 генерации тактовых последовательностей, блок 9 обработки параллельного интерфейса, блок 10 обработки последовательного интерфейса, блок 11 обработки параллельно-последовательного интерфейса, блок 12 формирования интерфейсов обмена с памятью и ПК и блок 13 памяти.
Устройство сбора данных имеет группу входов 14 - данных аналого-цифрового преобразования, 15 - частоты синхронизации, 16 - частоты дискретизации, 17 - управления и выход 18 - сформированных данных USB интерфейса.
Блоки 19 АЦП и 20 ПК, обозначенные пунктиром, не входят в устройство сбора данных и приведены для пояснения.
Используют в качестве: блока 1.- набор штыревых разъемов с количеством контактов не менее двадцати, например, типа PBD-40; блока 2 - высокоскоростной мезонинный разъем с количеством контактов не менее сорока, например, HSMC953-01; блока 4 - набор переключателей логического уровня, например, DHS10S; блока 5 - микросхему микроконтроллера с аппаратной поддержкой интерфейсов UART и USB, например, AT90USB162; блоков 6 и 8 - микросхему тактового генератора, например, 3Н53; блока 7 - микросхему микроконтроллера с количеством восьмиразрядных портов ввода/вывода не менее трех, например, AT90USB1286 или AT90USB1287; блока 9 - микросхему управляемого шестнадцатиразрядного шинного формирователя, например, 5572ИН1АУ; блока 10 - микросхему десериалайзера и микросхему управляемого шестнадцатиразрядного шинного формирователя с возможностью преобразовывать последовательные данные, поступающие по одной дифференциальной линии, например, микросхему типа DS92LV18 и микросхему типа 5572ИН1АУ, по двум дифференциальным линиям, например, две микросхемы DS92LV18 и микросхему 5572ИН1АУ, по четырем дифференциальным линиям, например, четыре микросхемы типа DS92LV18 и микросхему типа 5572ИН1 микросхему делителя, например, 74196; блока 11 - микросхемы приемника LVDS с выходом TTL/CMOS, например, ADN4666ARUZ, микросхемы демультиплексора с одним входом и двумя выходами, например 74LVC1G18GW, и микросхемы управляемого шестнадцатиразрядный шинного формирователя, например 5572ИН1АУ; блока 12 - микросхему микроконтроллера с аппаратной поддержкой UART интерфейса и количеством двунаправленных выводов не менее двадцати четырех, например, AT90USB1286 или AT90USB1287; блока 13 - микросхему SRAM памяти, например, IS61WV51216.
На чертеже не показаны цепи питания, исходной установки и другие малозначительные элементы, выходящие за рамки сути устройства.
При этом группа входов 14 - данных аналого-цифрового преобразования соединена с одноименными входами блока 1.1 параллельного ввода данных и блока 2 параллельно-последовательного ввода данных, а вход 15 - частоты синхронизации соединен с одноименными входами блока 1.1 параллельного ввода данных и блока 2 параллельно-последовательного ввода данных, вход 16 - частоты дискретизации соединен с одноименным входом блока 2 параллельно-последовательного ввода данных, вход 17 - управления устройства является одноименным входом блока 5 выходного интерфейса, вход тактирования которого соединен с одноименным выходом первого блока 6 генерации тактовых последовательностей. Выходы первой шины передачи данных и первой частоты дискретизации блока 1.1 параллельного ввода данных соединены соответственно с одноименными входами блока 9 обработки параллельного интерфейса, вход тактирования которого соединен с одноименными входами блока 10 обработки последовательного интерфейса, блока 11 обработки параллельно-последовательного интерфейса и выходом второго блока 8 генерации тактовых последовательностей.
Выходы данных в режимах с одной, двумя и тремя дифференциальными линиями передачи блока 2 параллельно-последовательного ввода данных соединены соответственно с одноименными входами блока 10 обработки последовательного интерфейса узла 3 буферизации. Выходы второй шины передачи данных и второй частоты дискретизации блока 2 параллельно-последовательного ввода данных соединены с одноименными входами блока 11 параллельно-последовательного интерфейса узла 3 буферизации.
Выход команд управления блока 4 выбора режима соединен с одноименным входом блока 7 управления режимами, выход сигнала управления параллельной обработкой данных которого соединен с одноименным входом блока 9 обработки параллельного интерфейса, а выход сигнала управления последовательной обработкой данных которого соединен с одноименным входом блока 10 обработки последовательного интерфейса, а выход сигнала управления параллельно-последовательной обработкой данных которого соединен с одноименным входом блока 11 обработки параллельно-последовательного интерфейса узла 3 буферизации, а выход сигнала управления обменом с памятью и ПК которого соединен с одноименным входом блока 12 формирования интерфейсов обмена с памятью и ПК узла 3 буферизации. Выходы обработанных данных блоков 9 - обработки параллельного интерфейса, 10 - обработки последовательного интерфейса, 11 - параллельно-последовательного интерфейса узла 3 буферизации соответственно соединены с одноименными входами блока 12 формирования интерфейсов обмена с памятью и ПК.
Двунаправленный вход/выход обмена с памятью блока 12 формирования интерфейсов обмена с памятью соединен с одноименным двунаправленным входом/выходом блока 13 памяти узла 3 буферизации, а его выход сформированных данных интерфейса обмена с ПК соединен с одноименным входом блока 5 выходного интерфейса, выход управляющего сигнала которого соединен с одноименным входом блока 12 формирования интерфейсов обмена с памятью и ПК, а выход 18 - сформированных данных USB интерфейса которого является одноименным выходом устройства.
Устройство работает следующим образом.
Предполагается, что входы 14, … 17 и выход 18 устройства подключены к соответствующим выходам и входу АЦП 19 и ПК 20 и что обеспечено необходимое для работы электропитание. Перед началом работы с блока 4 осуществляется сброс в исходное состояние блоков 5, 7, 9, 10, 11, 12 и 13 устройства (на чертеже не показаны, чтобы не затенять устройство).
Далее, например, рассмотрим использование АЦП типа LTC2206, поставляемая производителем на отладочной плате для удобства пользователя, выходной разъем которой соединяется с блоком 1.1 устройства.
Устройство может работать в следующих режимах.
Режим обработки последовательных данных, который состоит из трех подрежимов:
а. подрежим обработки последовательных данных, поступающих по одной дифференциальной линии;
б. подрежим обработки последовательных данных, поступающих по двум дифференциальным линиям;
в. подрежим обработки последовательных данных, поступающих по четырем дифференциальным линиям.
Режим обработки параллельных данных, который состоит из подрежимов:
а. подрежим обработки параллельных данных с логическим уровнем 3.3 В, поступающих по шестнадцатиразрядной шине;
б. подрежим обработки параллельных данных с логическим уровнем 2.5 В, поступающих по шестнадцатиразрядной шине;
в. подрежим обработки параллельных данных с логическим уровнем 1.8 В, поступающих по шестнадцатиразрядной шине;
г. подрежим обработки параллельных данных с логическим уровнем 3.3 В, поступающих по четырнадцатиразрядной шине;
д. подрежим обработки параллельных данных с логическим уровнем 2.5 В, поступающих по четырнадцатиразрядной шине;
е. подрежим обработки параллельных данных с логическим уровнем 1.8 В, поступающих по четырнадцатиразрядной шине.
3. Режим обработки параллельно-последовательных данных, который состоит из подрежимов:
а. подрежим обработки параллельно-последовательных данных с логическим уровнем 3.3 В, поступающих по восьмиразрядной шине;
б. подрежим обработки параллельно-последовательных данных с логическим уровнем 2.5 В, поступающих по восьмиразрядной шине;
в. подрежим обработки параллельно-последовательных данных с логическим уровнем 1.8 В, поступающих по восьмиразрядной шине.
Режимы и подрежимы обуславливаются типом выходного интерфейса АЦП. Каждый из режимов и подрежимов работы устройства устанавливают с помощью блока 4 выбора режима, представляющего собой, в простейшем случае, набор переключателей логических уровней.
В режиме обработки последовательных данных частота дискретизации и данные с АЦП поступают на блок 2 параллельно-последовательного ввода данных. В зависимости от количества дифференциальных линий передачи, по которым поступают данные с АЦП на вход устройства, в блоке 4 выбора режима переключатели логических уровней устанавливаются в соответствующие положения. Команды управления с блока 4 выбора режима передаются на блок 7 управления режимами, который формирует сигнал управления последовательной обработкой данных для блока 10 обработки последовательного интерфейса. На блок 10 обработки последовательного интерфейса поступает сигнал тактирования со второго блока 8 генерации тактовых последовательностей. Частота дискретизации и данные с блока 2 параллельно-последовательного ввода данных передаются в блок 10 обработки последовательного интерфейса, в котором данные преобразуются в параллельный вид. Преобразованные данные с блока 10 обработки последовательного интерфейса поступают на блок 12 формирования интерфейсов обмена с памятью и ПК. С ПК на блок 5 выходного интерфейса поступает USB-посылка с информацией о начале записи массива данных в блок 13 памяти и размере этого массива. В блоке 5 выходного интерфейса из поступившей USB-посылки формируется управляющий UART-пакет для блока 12 формирования интерфейсов обмена с памятью и ПК. Данные с блока 12 формирования интерфейсов обмена с памятью и ПК записываются в блок 13 памяти. После того, как необходимый массив данных был записан в блок 13 памяти, данные из блока 13 памяти поступают в блок 12 формирования интерфейсов обмена с памятью и ПК, где происходит формирование UART-пакета данных для блока 5 выходного интерфейса. На блок 5 выходного интерфейса приходит сигнал тактирования с первого блока 6 генерации тактовых последовательностей. В блоке 5 выходного интерфейса формируется USB-посылка с данными для ПК.
В режиме обработки параллельных данных частота дискретизации и данные с АЦП поступают на блок 1.1 параллельного ввода данных. В зависимости от разрядности шины и логического уровня данных, поступающих с АЦП на вход устройства, в блоке 4 выбора режима переключатели логических уровней устанавливаются в соответствующие положения. Команды управления с блока 4 выбора режима передаются на блок 7 управления режимами, который формирует сигнал управления параллельной обработкой данных для блока 9 обработки параллельного интерфейса. На блок 9 обработки параллельного интерфейса поступает сигнал тактирования со второго блока 8 генерации тактовых последовательностей. Частота дискретизации и данные с блока 1.1 параллельного ввода данных передаются в блок 9 обработки параллельного интерфейса, в котором данные преобразуются в вид, необходимый для записи в блок 13 памяти. Приведенные данные с блока 9 обработки параллельного интерфейса поступают на блок 12 формирования интерфейсов обмена с памятью и ПК. С ПК на блок 5 выходного интерфейса поступает USB-посылка с информацией о начале записи массива данных в блок 13 памяти и размере этого массива. В блоке 5 выходного интерфейса из поступившей USB-посылки формируется управляющий UART-пакет для блока 12 формирования интерфейсов обмена с памятью и ПК. Данные с блока 12 формирования интерфейсов обмена с памятью и ПК записываются в блок 13 памяти. После того, как необходимый массив данных был записан в блок 13 памяти, данные из блока 13 памяти поступают в блок 12 формирования интерфейсов обмена с памятью и ПК, где происходит формирование UART-пакета данных для блока 5 выходного интерфейса. На блок 5 выходного интерфейса приходит сигнал тактирования с первого блока 6 генерации тактовых последовательностей. В блоке 5 выходного интерфейса формируется USB-посылка с данными для ПК.
В режиме обработки параллельно-последовательных данных частота дискретизации и данные с АЦП поступают на блок 2 параллельно-последовательного ввода данных. Режим предусматривает работу с данными, которые поступают по восьмиразрядной шине, по каждой линии которой осуществляется последовательная передача двух бит информации. В зависимости от логического уровня данных, поступающих с АЦП на вход устройства, в блоке 4 выбора режима переключатели логических уровней устанавливаются в соответствующие положения. Команды управления с блока 4 выбора режима передаются на блок 7 управления режимами, который формирует сигнал управления параллельно-последовательной обработкой данных для блока 11 обработки параллельно-последовательного интерфейса. На блок 11 обработки параллельно-последовательного интерфейса поступает сигнал тактирования со второго блока 8 генерации тактовых последовательностей. Частота дискретизации и данные с блока 2 параллельно-последовательного ввода данных передаются в блок 11 обработки параллельно-последовательного интерфейса, в котором данные преобразуются в вид, необходимый для записи в блок 13 памяти. Приведенные данные с блока 11 обработки параллельно-последовательного интерфейса поступают на блок 12 формирования интерфейсов обмена с памятью и ПК. С ПК на блок 5 выходного интерфейса поступает USB-посылка с информацией о начале записи массива данных в блок 13 памяти и размере этого массива. В блоке 5 выходного интерфейса из поступившей USB-посылки формируется управляющий UART-пакет для блока 12 формирования интерфейсов обмена с памятью и ПК. Данные с блока 12 формирования интерфейсов обмена с памятью и ПК записываются в блок 13 памяти. После того, как необходимый массив данных был записан в блок 13 памяти, данные из блока 13 памяти поступают в блок 12 формирования интерфейсов обмена с памятью и ПК, где происходит формирование UART-пакета данных для блока 5 выходного интерфейса. На блок 5 выходного интерфейса приходит сигнал тактирования с первого блока 6 генерации тактовых последовательностей. В блоке 5 выходного интерфейса формируется USB-посылка с данными для ПК.
Теперь рассмотрим в качестве примера подробнее работу устройства для подрежима обработки параллельных данных с логическим уровнем 1.8 В, поступающих по шестнадцатиразрядной шине. С АЦП 19 через группу входов 14 на штыревой разъем поступают параллельные шестнадцатиразрядные данные с логическим уровнем 1.8 В, а через вход 15 поступает частота синхронизации. Со штыревого разъема 1.1 данные и частота синхронизации поступают на управляемый шестнадцатиразрядный шинный формирователь 9, на который поступает сигнал управления с микроконтроллера 7, с которого одновременно поступает сигнал выбора режима работы устройства на микроконтроллер 12. Входные сигналы микроконтроллера 7 для формирования сигналов управления поступаю с переключателей логических уровней 4. С ПК 20 по USB-интерфейсу 17 на вход микроконтроллера 5 с аппаратной поддержкой интерфейсов UART и USB поступает USB-посылка с информацией о начале записи массива данных в микросхему SRAM памяти 13 и размере этого массива. Микроконтроллер 5 с аппаратной поддержкой интерфейсов UART и USB из поступившей посылки формирует управляющий UART-пакет для микроконтроллера 12, управляющего чтением/записью в микросхему SRAM памяти 13. Данные с выхода управляемого шестнадцатиразрядного шинного формирователя 9 поступают в микроконтроллер 12, данные с которого записываются в микросхему SRAM памяти 13. После того, как необходимый массив данных был записан в микросхему SRAM памяти 13, данные из нее поступают в микросхему микроконтроллера 12 с аппаратной поддержкой UART-интерфейса, где происходит формирование UART-пакета данных для микроконтроллера 5 с аппаратной поддержкой интерфейсов UART и USB. На этот микроконтроллер 5 приходит сигнал тактирования с тактового генератора 6. С микроконтроллера 5 с аппаратной поддержкой интерфейсов UART и USB формируется USB-посылка и по выходному USB-интерфейсу 18 передается на ПК 20.

Claims (1)

  1. Устройство сбора данных, содержащее узлы ввода данных и буферизации и блок выходного интерфейса, причем группа входов данных, а также входы частоты синхронизации и частоты дискретизации узла ввода данных являются одноименными входами устройства, вход управления которого и группа выходов сформированных данных которого являются одноименными входом и группой выходов блока выходного интерфейса, отличающееся тем, что узел ввода данных содержит блоки параллельного и параллельно-последовательного ввода данных, устройство также содержит блоки выбора режима и первой генерации тактовой последовательности, а узел буферизации содержит блоки управления режимами, второй генерации тактовой последовательности, обработки параллельного интерфейса, обработки последовательного интерфейса, обработки параллельно-последовательного интерфейса, формирования интерфейса обмена с памятью и персональным компьютером (ПК) и памяти, при этом группа входов данных аналого-цифрового преобразования и входы частоты синхронизации и частоты дискретизации узла ввода данных соединены соответственно с одноименными входами блоков параллельного и параллельно-последовательного ввода данных, выход первой шины передачи данных и выход первой частоты дискретизации блока параллельного ввода данных соединены с одноименными входами блока обработки параллельного интерфейса, выход которого соединен с соответствующим входом блока формирования интерфейса обмена с ПК и памятью, выход которого соединен с блоком выходного интерфейса, выход второй шины передачи данных и выход второй частоты дискретизации блока параллельно-последовательного ввода данных соединены с одноименными входами блока обработки параллельно-последовательного интерфейса, выход которого соединен с соответствующим входом блока формирования интерфейса обмена с памятью и ПК, выходы данных первой, второй и третьей линий блока параллельно-последовательного ввода данных соединены с соответствующими одноименными входами блока обработки последовательного интерфейса, выход которого соединен с соответствующим входом блока формирования интерфейса обмена с ПК и памятью, двунаправленные выводы которого соединены с двунаправленными выводами блока памяти, выход первого блока генерации тактовых последовательностей соединен с соответствующим входом блока выходного интерфейса, выход управляющего сигнала которого соединен с одноименным входом блока формирования интерфейса обмена с блоком памяти и ПК, выход второго блока генерации тактовых последовательностей соединен с соответствующими входами блоков обработки параллельного, последовательного и параллельно-последовательного интерфейсов, выход блока выбора режимов соединен с соответствующим входом блока управления режимами, четыре выхода которого соединены соответственно с блоками обработки параллельного, последовательного и параллельно-последовательного интерфейсов и блоком формирования интерфейса обмена с памятью и ПК.
RU2018136286U 2018-10-15 2018-10-15 Устройство сбора данных RU186683U1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2018136286U RU186683U1 (ru) 2018-10-15 2018-10-15 Устройство сбора данных

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2018136286U RU186683U1 (ru) 2018-10-15 2018-10-15 Устройство сбора данных

Publications (1)

Publication Number Publication Date
RU186683U1 true RU186683U1 (ru) 2019-01-29

Family

ID=65270090

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2018136286U RU186683U1 (ru) 2018-10-15 2018-10-15 Устройство сбора данных

Country Status (1)

Country Link
RU (1) RU186683U1 (ru)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050083222A1 (en) * 2004-08-16 2005-04-21 National Instruments Corporation Flexible converter interface for use in analog-to-digital and digital-to-analog systems
RU98609U1 (ru) * 2010-05-12 2010-10-20 Общество с ограниченной ответственностью "Пневмоконт" Модуль сбора и обработки данных
EP2424168B1 (en) * 2009-04-22 2016-02-17 Korea Research Institute of Standards and Science Data acquisition system for multi-channel signals
RU164156U1 (ru) * 2015-12-29 2016-08-20 Общество с ограниченной ответственностью "ПетроЛайт" Высокоскоростная многоканальная плата сбора данных

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050083222A1 (en) * 2004-08-16 2005-04-21 National Instruments Corporation Flexible converter interface for use in analog-to-digital and digital-to-analog systems
EP2424168B1 (en) * 2009-04-22 2016-02-17 Korea Research Institute of Standards and Science Data acquisition system for multi-channel signals
RU98609U1 (ru) * 2010-05-12 2010-10-20 Общество с ограниченной ответственностью "Пневмоконт" Модуль сбора и обработки данных
RU164156U1 (ru) * 2015-12-29 2016-08-20 Общество с ограниченной ответственностью "ПетроЛайт" Высокоскоростная многоканальная плата сбора данных

Similar Documents

Publication Publication Date Title
CN100585852C (zh) 使用最少引脚而被测试的半导体器件、以及测试其的方法
CN101694512B (zh) 测试电路和片上系统
Berner et al. A 5 Meps $100 USB2. 0 address-event monitor-sequencer interface
KR100741470B1 (ko) 유에스비 장치를 위한 클럭 발생기
US9275000B2 (en) Electronic device with address programmable through reduced number of terminals
US20080229152A1 (en) On-chip debug emulator, debugging method, and microcomputer
JP4565966B2 (ja) メモリ素子
CN110855996B (zh) 一种基于fpga的图像编解码与网络传输的方法与装置
CN101183347A (zh) 一种自适应速率匹配总线的桥接电路
US20140108696A1 (en) Low speed access to dram
RU186683U1 (ru) Устройство сбора данных
KR20150001593A (ko) 범용 직렬 인터페이스 및 이를 포함하는 반도체 장치
Soni et al. Exploring the serial capabilities for 16x2 lcd interface
CN108268416B (zh) 一种异步接口转同步接口控制电路
CN102868865A (zh) 一种图像像元合并的电路及方法
CN110349604A (zh) 包括多个锁存器的存储器设备和包括该设备的片上系统
KR101723839B1 (ko) 컨트롤러 및 비동기 시리얼 통신 시스템
US6961797B2 (en) Computer system using an interfacing circuit to increase general purpose input/output ports
KR101407996B1 (ko) Spi 통신용 마이크로컨트롤러를 이용한 동기 직렬 인터페이스시스템 및 그 방법
CN109936417A (zh) 一种模拟同步工程遥测通信通道的测试板卡及其测试方法
JP4646932B2 (ja) メモリ素子
CN202204935U (zh) 一种数字强震仪及其多路数据采集接口
KR100664852B1 (ko) 2개의 핀을 이용한 시리얼 인터페이스
KR101723838B1 (ko) 반도체 장치, 컨트롤러 및 비동기 시리얼 통신 시스템
KR101723836B1 (ko) 비동기 시리얼 통신을 위한 반도체 장치, 컨트롤러 및 오실레이터 그리고 비동기 시리얼 통신 방법