RU1837272C - Device for piecewise approximation - Google Patents

Device for piecewise approximation

Info

Publication number
RU1837272C
RU1837272C SU904888886A SU4888886A RU1837272C RU 1837272 C RU1837272 C RU 1837272C SU 904888886 A SU904888886 A SU 904888886A SU 4888886 A SU4888886 A SU 4888886A RU 1837272 C RU1837272 C RU 1837272C
Authority
RU
Russia
Prior art keywords
input
output
signal
block
inputs
Prior art date
Application number
SU904888886A
Other languages
Russian (ru)
Inventor
Сергей Жанович Кишенский
Николай Степанович Вдовиченко
Александр Леонидович Кузьмин
Ольга Юрьевна Христенко
Original Assignee
Московский Институт Инженеров Гражданской Авиации
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Московский Институт Инженеров Гражданской Авиации filed Critical Московский Институт Инженеров Гражданской Авиации
Priority to SU904888886A priority Critical patent/RU1837272C/en
Application granted granted Critical
Publication of RU1837272C publication Critical patent/RU1837272C/en

Links

Landscapes

  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Description

Изобретение относитс  к автоматике ычислительной технике и может быть исюльзовано дл  формировани  гене- ри эовани  с высокой точностью последо- вагельностей значений различных функций.The invention relates to automatic computing technology and can be used to generate a generation of energy with high accuracy of sequences of values of various functions.

Целью изобретени   вл етс  расшире- ниё класса решаемых задач за счет дополни ельной возможности формировани  ап роксимирующего сигнала.The aim of the invention is to expand the class of tasks to be solved due to the additional possibility of generating an approximating signal.

На фиг,1 приведена структурна  схема ус ройствадл  кусочно-линейной аппроксимации; на фиг.2 - структурна  схема блока эн; лиза; на фиг.З - структурна  схема блока ynf авлени ; на фиг.4 - структурна  схема деиифратора; на фиг,5 - структурна  схемаFig. 1 is a structural diagram of a device for piecewise linear approximation; figure 2 - block diagram of the block en; Lisa; Fig. 3 is a block diagram of a ynf block of avleniya; figure 4 is a structural diagram of a de-diffractor; on fig, 5 - structural diagram

усmustache

ройств сравнени , вход щих в составComparison Features

блсков анализа.blskov analysis.

Устройство дл  кусочно-линейной аппроксимации содержит генератор 1 тактовых импульсов, управл емый 2 делитель частоты , первый 3 (реверсивный), второй 4, третий 5 и четвертый 6 счетчьки, блок 7 пам ти, группу блоков 8 анализа погрешности, элементы И 9-14 - соответственно с первого по шестой, дешифратор 15, аналого-цифровой 16 преобразователь, первый 17 и второй 18 регистры, блок 19 управлени , первый 20 и второй 21 элементы задержки, первый 22, второй 23 и третий 24 элементы ИЛИ, мультиплексор 25 и блок сравнени  26. Информационный 27 вход устройства соединен с информационным входом .блока 16. Группы 28 и 29 входов устройства  вл ютс  соответственно первой и второй группами установочных входов устройства и соединены соответственно с информационными входа00 СА) VJThe piecewise linear approximation device comprises a clock generator 1, a controlled 2 frequency divider, a first 3 (reversible), a second 4, a third 5 and a fourth 6 counters, a memory block 7, a group of error analysis blocks 8, elements I 9-14 - respectively, from the first to the sixth, decoder 15, analog-to-digital 16 converter, first 17 and second 18 registers, control unit 19, first 20 and second 21 delay elements, first 22, second 23 and third 24 OR elements, multiplexer 25 and block comparison 26. Information 27 input of the device is connected to and information input of unit 16. The groups 28 and 29 of the device inputs are the first and second groups of installation inputs of the device, respectively, and are connected respectively to the information inputs 00 CA) VJ

N3 vjN3 vj

N3N3

ми блоков 5 и 3. Вход задани  режима работы 30 соединен с первым входом элемента И 9, с первыми входами элементов И 11, 12 и 14, и блока 19 управлени , ВходЗ запуска устройства соединен с вторым входом блока 19, Вход 32 останова устройства соединен с третьим входом блока 19 и с первым входом элемента 24 через элемент 21, а также с информационным входом блока пам ти 7. Выход 33 элемента 10 и выход 34 элемента 13 соединены соответственно с четвертым и п тым входами блока 19; выход элемента 14 соединен также с входом сброса блока 4 и с первым входом элемента 13. Первый 35 выход блока 19 соединен с первыми входами всех блоков 8, и с входами элементов 11 и 23, а также - с входом разрешени  записи блока 5. Второй 36 выход блока 19 соединен С входом элемента 9. Седьмой ,А выход блока 19 соединен с синхровходами регистров 17 и 18, и третий 37 - со счетным входом блока 6, а также - с входом элемента 12. Четвертый 38 выход блока 19 соединен с вторыми входами блоков 8, п тый 39 выход - с третьими входами блоков 8, Шестой 40 выход блока 19 соединен с четвертыми входами блоков 8, с входами элементов 20 и 24. Выходы 41 блока 5 соединены с адресными входами блока 7. Выходы 42 блока 6 соединены с второй группой входов информационных блока 7. Выходы 43 блока 3  вл ютс  выходами устройства. Выходы 44 блока 15 соединены с первой группой информационных входов блока 7. Выходы 45 и 46 -соответственно блоков 17 и 18 соединены соответственно с первыми и вторыми группами входов блоков 8. Выходы 47 блока 25 соединены с третьими группами входов блоков 8. Первые выходы 48 блоков 8 соединены с входами элемента 10. Вторые 49 выходы блоков 8 соединены с входами блока 15. Группы выходов блоков 8 - выходы 50 - соединены с информационными группами входов блока 25. Выход блока Т соединен с входом элемента 9. Выход блока 2 соединен со счетным входом блока 3. Выходы счетчика 4 соединены с первой группой входов блока сравнени  26. Перва  и втора  группы выходов блока 7 соединены соответственно с управл ющими входами блока 2 и с второй группой входов блока 26. Первый и второй выходы блока 7 соединены соответственно с входом управлени  направлением счета блока 3 и с входом элемента 13. Выход элемента 9 соединен с тактовым входом блока 2. Выходы элементов 11 и 12 соединены соответственно с входом разрешени  записи блока 3 и со счетным входом блока 4. Выход элемента 14 соединен с входом элемента .22. Выходы АЦП 16 соединены с ин0blocks 5 and 3. The input of the operating mode setting 30 is connected to the first input of the element And 9, with the first inputs of the elements And 11, 12 and 14, and the control unit 19, the Startup input 3 of the device is connected to the second input of the block 19, the Device stop input 32 is connected with the third input of block 19 and with the first input of element 24 through element 21, as well as with the information input of memory unit 7. Output 33 of element 10 and output 34 of element 13 are connected to the fourth and fifth inputs of block 19, respectively; the output of element 14 is also connected to the reset input of block 4 and to the first input of element 13. The first 35 output of block 19 is connected to the first inputs of all blocks 8, and to the inputs of elements 11 and 23, and also to the recording permission input of block 5. Second 36 the output of block 19 is connected to the input of element 9. Seventh, A the output of block 19 is connected to the clock inputs of registers 17 and 18, and the third 37 to the counting input of block 6, and also to the input of element 12. The fourth 38 output of block 19 is connected to the second inputs blocks 8, the fifth 39th output - with the third inputs of blocks 8, Sixth 40, the output of block 19 is connected to the four tymi input blocks 8, to the inputs of elements 20 and 24. The outputs 41 of the unit 5 are connected to address input 7. The outputs 42 are connected to the unit 6, the second group of informational inputs of the block 7. The outputs 43 of block 3 are device outputs. The outputs 44 of block 15 are connected to the first group of information inputs of block 7. The outputs 45 and 46, respectively, of blocks 17 and 18 are connected respectively to the first and second groups of inputs of blocks 8. The outputs 47 of block 25 are connected to the third groups of inputs of blocks 8. First outputs 48 of blocks 8 are connected to the inputs of element 10. The second 49 outputs of blocks 8 are connected to the inputs of block 15. The groups of outputs of blocks 8 — outputs 50 — are connected to information groups of inputs of block 25. The output of block T is connected to the input of element 9. The output of block 2 is connected to the counting input block 3. Outputs counters 4 are connected to the first group of inputs of block 26. The first and second groups of outputs of block 7 are connected respectively to the control inputs of block 2 and to the second group of inputs of block 26. The first and second outputs of block 7 are connected respectively to the control input of the counting direction of block 3 and with the input of element 13. The output of element 9 is connected to the clock input of block 2. The outputs of elements 11 and 12 are connected respectively to the write enable input of block 3 and to the counting input of block 4. The output of element 14 is connected to the input of element .22. The outputs of the ADC 16 are connected to in0

00

формационными входами блока 17, выходы которого соединены (выходы 45) с информационными входами блока 18. Выход элемента 20 соединен с входами элементов 22 и 23, выходы которых соединены соответственно со счетным входом блока 5 и с входом сброса блока 6. Выход элемента 24 соединен с входом записи блока 7. Выход блока 26 соединен с входом элемента И 14.the formation inputs of block 17, the outputs of which are connected (outputs 45) with the information inputs of block 18. The output of element 20 is connected to the inputs of elements 22 and 23, the outputs of which are connected respectively to the counting input of block 5 and to the reset input of block 6. The output of element 24 is connected to the input of the recording block 7. The output of the block 26 is connected to the input of the element And 14.

Каждый блок анализа погрешности 8 (фиг.2) содержит мультиплексор 51, регистр 52, алгебраический сумматор 53, первое 54 и второе 55 устройства сравнени , триггер 56, элемент ИЛИ 57 и элемент И 58. ВходыEach error analysis unit 8 (Fig. 2) contains a multiplexer 51, a register 52, an algebraic adder 53, a first 54 and a second 55 comparison device, a trigger 56, an OR element 57, and an And 58 element. Inputs

5 45 блока 8 соединены с первой группой входов устройства сравнени  54. Входы 46 блока 8 соединены с первой группой входов блока 55 и с второй группой информационных входов блока 51. Группа 47 входов блока 8 соединена с второй группой (Д2, а по, нумерации - с третьей) информационных входов блока 51. Вход 35 блока 8 соединен с первым входом элемента ИЛИ 57 и с первым управл ющим входом блока 51. ВходЗЭ5 45 of block 8 are connected to the first group of inputs of comparator 54. Inputs 46 of block 8 are connected to the first group of inputs of block 55 and to the second group of information inputs of block 51. The group 47 of inputs of block 8 is connected to the second group (Д2, and according to numbering, from the third) information inputs of block 51. Input 35 of block 8 is connected to the first input of OR element 57 and to the first control input of block 51.

5 соединен с п ервым входом элемента И 58. Вход 38 соединен с входом разрешени  записи блока 52. Вход 40 соединен с вторым управл ющим входом блока 51 и с вторым входом элемента ИЛИ 57. Выходы блока 51 соединены с информационными входами блока 52, выходы которого соединены с первой группой входов блока 53, выходы которого соединены с второй группой входов блока 54 и с первой (ДО) группой информационных входов блока 51. Выход блока 54 соединен с информационным входом триггера 56: выход блока 55  вл етс  выходом 49 блока 8. Пр мой выход триггера 56  вл етс  выходом 48 блока 8, а инверсный выход соединен с вторым входом элемента 58,выход которого подключен к тактовому входу триггера 56. Выход элемента ИЛИ 57 соединен с входом сброса триггера 56. Входы 59 (втора  группа входов) блока 54  вл ютс 5 is connected to the first input of AND element 58. Input 38 is connected to the write enable input of block 52. Input 40 is connected to the second control input of block 51 and to the second input of OR element 57. The outputs of block 51 are connected to the information inputs of block 52, the outputs of which connected to the first group of inputs of block 53, the outputs of which are connected to the second group of inputs of block 54 and to the first (BEF) group of information inputs of block 51. The output of block 54 is connected to the information input of trigger 56: the output of block 55 is the output 49 of block 8. my trigger 56 output is output Building 48 Unit 8 and inverse output is connected to the second input member 58, the output of which is connected to the clock input of flip-flop 56. The output of OR 57 is connected to the reset input of flip-flop 56. The inputs 59 (second group of inputs) unit 54 are

5 установочными входами блока 8, код на них индивидуален дл  каждого блока 8 (данные входы блока 8 - входы 59 не показаны на фиг.1). Выходы блока 52 соединены также с первой группой входов блока 55 и  вл ютс  выходами 50 данного блока 8.5 by the installation inputs of block 8, the code on them is individual for each block 8 (these inputs of block 8 - inputs 59 are not shown in Fig. 1). The outputs of block 52 are also connected to the first group of inputs of block 55 and are outputs 50 of this block 8.

Блок 19 управлени  (фиг.З) содержит первый 60 и второй 61 формирователи им- пульсов ; первый 62 и второй 63 элементы ИЛИ, триггер 64, генератор тактовых импульсов 65, первый 66, второй 67 и третий 68 элементы задержки, элемент 69 И. Вход 30 соединен с первым (инверсным) входом элемента 69, вход 33 - с вторым входом элемента 69. Вход 31 соединен с входом триггера 64 - (с единичным входом), и сThe control unit 19 (FIG. 3) comprises a first 60 and a second 61 pulse shapers; first 62 and second 63 elements OR, trigger 64, clock 65, first 66, second 67 and third 68 delay elements, element 69 I. Input 30 is connected to the first (inverse) input of element 69, input 33 to the second input of the element 69. Input 31 is connected to the input of the trigger 64 - (with a single input), and with

00

55

00

00

55

Е ходом формировател  60. Вход 32 остано- ( а соединен с первым входом элемента 62, t второму входу которого подключен выход С 4, а выход элемента 62 соединен с входом с броса триггера 64, пр мой выход которого подключен к управл ющему входу генератора 65, выход которого соединен с входом з лемента 63. Элементы 63, 66, 67, 68, 69 и (И соединены последовательно. Выход элемента 69 соединен также с вторым входом ; лемента 63. Выходы блоков 60, 64, 65, 66, ()7 и 61  вл ютс  соответственно выходами II5, 36, 37, 38, 39 и 40 блока 19.E by the shaper 60. Input 32 is stopped (and connected to the first input of element 62, t whose output C 4 is connected to the second input, and the output of element 62 is connected to the input from the flip of trigger 64, whose direct output is connected to the control input of generator 65 whose output is connected to the input of the element 63. Elements 63, 66, 67, 68, 69 and (And are connected in series. The output of the element 69 is also connected to the second input; element 63. The outputs of the blocks 60, 64, 65, 66, () 7 and 61 are respectively outputs II5, 36, 37, 38, 39 and 40 of block 19.

Блок 15 - дешифратор - содержит группу (где К - количество блоков ана- i иза 8) элементов l/l и шифратор 71, причем (ход 491 блока 15 соединен с первым входом блока 71, выходы элементов 70 соединены с соответствующими входами блока 1, выходы которого  вл ютс  выходами 44 Плока 15. Вход 49 блока 15 соединен с пр ным входом (кроме первого входа 49) соот- ( етствующего элемента 70 и с инверсными i ходами элементов 70 с 70и-1 по 70к. Неиспользованные входы блока 71 заземлены.Block 15 - the decoder - contains a group (where K is the number of blocks ana i 8) of the elements l / l and the encoder 71, and (the stroke 491 of the block 15 is connected to the first input of the block 71, the outputs of the elements 70 are connected to the corresponding inputs of the block 1, the outputs of which are outputs 44 of Box 15. The input 49 of block 15 is connected to the front input (except for the first input 49) of the corresponding element 70 and to the inverse i moves of elements 70 from 70i-1 to 70k. Unused inputs of block 71 are grounded.

Устройство сравнени  54 (55) блока 8 (одержит (фиг,5) вычитатель 72, выходы ко- юрого соединены с первой группой входов (тока сравнени  73, выход которого  вл ет- с   выходом устройства 54 (55); втора  группа входов блока 73 соединена с установочными входами устройства 54 (55); ;ти установочные, входы всех устройств 54 и Е 5 всех блоков 8 объединены и  вл ютс  входами установки допустимой погрешности аппроксимации (не показаны на фиг.1 и 2).Comparison device 54 (55) of block 8 (contains (Fig. 5) a subtractor 72, the outputs of which are connected to the first group of inputs (comparison current 73, the output of which is the output of device 54 (55); the second group of inputs of block 73 connected to the installation inputs of the device 54 (55); these are installation inputs of all devices 54 and E 5 of all units 8 are combined and are inputs of the installation of the permissible approximation error (not shown in Figs. 1 and 2).

Устройство дл  аппроксимации работает в двух режимах. В первом режиме произ- t одитс  формирование по исходному i нформационному сигналу аппроксимиру- пщей функции. Процесс осуществл етс  в с бщем плане следующим образом. По запу- ску устройства в блоках анализа формиру- птс  линейной измен ющиес  коды, моделирующие линейно измен ющиес  сигналы. Эти сигналы в каждом такте срав- t иваютс  с текущим значением входного нформационного сигнала; если погреш- юсть аппроксимации в каком-либо блоке г ревышает допустимый уровень, этот блок отключаетс . В какой-либо момент остаютс  один или два блока анализа, в который в текущий момент погрешность аппроксима- i ии находитс  в допустимых границах, а в следующий такт - превышает эти границы. ES этом случае в блок пам ти записываетс  юмер блока анализа, в котором сигнал Л ольше всех соответствовал допустимой погрешности аппроксимации (этот номер соответствует значению производнойThe approximation device operates in two modes. In the first mode, an approximating function is formed from the initial i information signal. The process is generally carried out as follows. By starting the device in the analysis blocks, linear varying codes are formed that simulate linearly varying signals. These signals in each cycle are compared with the current value of the input information signal; if the approximation error in any block r exceeds the permissible level, this block is disabled. At one point, one or two analysis units remain, in which at the moment the approximation error is within acceptable limits, and at the next step it exceeds these limits. ES In this case, the memory of the analysis unit is recorded in the memory unit, in which the signal Л corresponded most of all to the permissible approximation error (this number corresponds to the value of the derivative

данного интервала (цикла) аппроксимации), а также - число тактов, в течение которых проходил данный цикл аппроксимации; в блоки анализа записываетс  текущее - но- 5 вое, из этого последнего блока анализа - начальное значение аппроксимирующего сигнала, и начинаетс  новый цикл аппроксимации аналогичным образом. Останов происходит также по внешнему сигналу,given interval (cycle) of approximation), as well as the number of measures during which a given approximation cycle took place; the current - new 5 is written into the analysis blocks, from this last analysis block - the initial value of the approximating signal, and a new approximation cycle begins in the same way. Stopping also occurs on an external signal,

0 причем в момент останова записываетс  соответствующа  информаци  в блок пам ти по прерванному интервалу аппроксимации с указанием служебного символа конца аппроксимации данного информационного0 and at the moment of stopping, the corresponding information is recorded in the memory unit according to the interrupted approximation interval with the indication of the service symbol of the approximation end of this information

5 сигнала в целом. При этом, после каждого цикла аппроксимации наращиваетс  содержимое счетчика адреса блока пам ти, обеспечива  запись информации по каждому интервалу аппроксимации в свою  чейку па0 м ти, начальный адрес при этом задаетс  извне.5 signals in total. At the same time, after each approximation cycle, the contents of the memory block address counter are accumulated, ensuring that information for each approximation interval is recorded in its memory cell, and the initial address is set externally.

Второй режим - режим генерировани  аппроксимирующего сигнала. При этом аналогично устанавливаетс  начальныйThe second mode is the approximation signal generation mode. In this case, the initial

5 адрес блока пам ти, начальное значение аппроксимирующего сигнала (известное пользователю при формировании аппроксимирующего сигнала, например, путем запоминани  в дополнительном блоке5 address of the memory block, the initial value of the approximating signal (known to the user when generating the approximating signal, for example, by storing in an additional block

0 пам ти, не показанном на графиках), и из блока пам ти извлекаетс  первое значение реализации - производной аппроксимирующего сигнала, а также количество тактов, в течение которых аппроксимирующий сиг5 нал измен етс  с данным значением производной . По истечении этого количества тактов (первого интервала), в течение которого реализуетс  изменение выходного сигнала от начального значени  с0 memory, not shown in the graphs), and the first implementation value, the derivative of the approximating signal, as well as the number of clock cycles during which the approximating signal 5 changes with the given derivative value, are extracted from the memory block. After this number of clock cycles (the first interval), during which the change in the output signal from the initial value with

0 соответствующим значением производной, производитс  считывание следующей  чейки пам ти блока пам ти с новыми информа- ционными значени ми и процесс генерировани  аппроксимирующего сигна5 ла продолжаетс  аналогично. При достижении  чейки,.в которой в соответствующем разр де записан признак конца аппроксимации , устройство по истечение последнего интервала аппроксимации переходит в ис0 ходное состо ние (останавливаетс ).With the corresponding derivative value, the next memory cell of the memory block is read with new information values and the process of generating the approximating signal5 proceeds similarly. When a cell is reached in which the sign of the approximation end is recorded in the corresponding bit, the device, after the last approximation interval has passed, returns to its initial state (stops).

Claims (3)

1) Рассмотрим работу устройства более подробно. Устройство работает следующим образом.1) Consider the operation of the device in more detail. The device operates as follows. В режиме формировани  аппроксими5 рующего сигнала устройство обеспечивает запись в блок пам ти (в его соответствующие  чейки) значений производных (равных номерам блоков анализа) и чисел тактов, в течение которых данные производные не мен ютс  (дл  каждого интервала аппрокимации ). В течение всего режима работы о формированию аппроксимирующей фун- ци11 на входе задани  режима работы устройства - входе 30 - нулевой потенциал. В исходном состо нии триггер 64 блока 19 в нулевом состо нии, в нулевом состо нии и все остальные последовательностные блоки (счетчики, триггеры, регистры) устройства соответствующие цепи начальной установки не показаны на чертежах).In the mode of generating the approximating signal, the device provides recording in the memory block (in its corresponding cells) the values of the derivatives (equal to the numbers of the analysis blocks) and the numbers of ticks during which these derivatives do not change (for each approximation interval). Throughout the entire operating mode, the approximating function 11 is formed at the input of the job mode setting of the device — input 30 — zero potential. In the initial state, the trigger 64 of the block 19 in the zero state, in the zero state and all other sequential blocks (counters, triggers, registers) of the device corresponding to the initial installation circuits are not shown in the drawings). Перед подачей сигнала запуска на вхо- ды 28 устройства устанавливаетс  адрес начальной  чейки блока 7 пам ти, в которую будет записана информаци  по первому интервалу аппроксимации. На входах 29 ин- формаци  произвольна (е этом режиме совокупность узлов генерации аппроксимирующего сигнала не работает).Before the start signal is applied to the inputs 28 of the device, the address of the initial cell of the memory unit 7 is set, in which the information on the first approximation interval will be recorded. At inputs 29, the information is arbitrary (in this mode, the set of nodes generating the approximating signal does not work). Еще до подачи сигнала запуска, при включении устройства, начинает вырабатывать импульсы генератор 65 в блоке 19; эти импульсы, поступа  на синхровходы блоков 17 и 18 продвигают в них коды „отсчетов квантованного входного сигнала с выхода аналого-цифрового преобразовател  (АЦП) 16. Импульсы с выхода А генератора 65 формируютс  посто нно; однако, на выходе 37 генератора 65 импульсы начнут формироватьс  синфазно с импульсами на выходе Л лишь при включении триггера 64 (дл  этого генератор 65 может содержать элемент И, не показанный на чертежах; на входы элемента И генератора 65 поданы выход А генератора и пр мой выход триггера 64). Сигнал запуска устройства в режиме формировани  аппроксимирующей функции подаетс  в виде положительного импульса на вход 31 устройства, По этому сигналу триггер 64 устанавливаетс  в единичное состо ние, устанавливает управл ющим сигналом в начальное состо ние фазу импульсов генератора 65 и открывает упом нутый выше элемент И генератора 65, так что последующие импульсы генератора 65 будут поступать на выход 37. Импульс запуска, поступа  в блок 5, осуществл ет запись в него начального адреса  чейки блока пам ти 7. Кроме того, через формирователь импульса 60 блока 19 сигнал,по выходу 35 через элемент ИЛИ 23 устанавливает счетчик 6 в нулевое состо ние (счетчик 6 подсчитывает число тактов генератора 65, в течение которых длитс  текущий интервал (цикл) аппроксимации). Сигналом с формировател  импульсов 60 в блоках анализа 8 устанавливаютс  в нуле- вое состо ние триггеры 56 и подачей управл ющих сигналов на первые управл ющие входы блоков 51 они перевод тс  в состо ние , при котором коммутируют на выходыEven before the start signal is supplied, when the device is turned on, the generator 65 starts generating pulses in block 19; these pulses, arriving at the synchro inputs of blocks 17 and 18, advance codes of samples of the quantized input signal from the output of the analog-to-digital converter (ADC) 16. The pulses from the output A of the generator 65 are generated constantly; however, at the output 37 of the generator 65, pulses will begin to form in phase with the pulses at the output A only when the trigger 64 is turned on (for this, the generator 65 may contain an element And not shown in the drawings; the output A of the generator 65 and the output of the generator trigger 64). The start signal of the device in the approximating function formation mode is supplied as a positive pulse to the device input 31. According to this signal, the trigger 64 is set to a single state, sets the control phase to the initial state of the pulse phase of the generator 65 and opens the aforementioned element And of the generator 65 so that the subsequent pulses of the generator 65 will be output 37. The start pulse, arriving at block 5, records in it the starting address of the cell of the memory block 7. In addition, through the Tel pulse 60 signal unit 19, at the exit 35 through an OR gate 23 sets the counter 6 to the zero state (the counter 6 counts the number of clock generator 65, which lasts for a current interval (cycle) of approximation). By the signal from the pulse shaper 60 in the analysis units 8, the triggers 56 are set to the zero state and by supplying control signals to the first control inputs of the blocks 51 they are transferred to the state in which they are switched to the outputs сигналы с выхода регистра 18 (текущий отсчет ). Длительность импульса с выхода формировател  60 несколько больше, чем от синхронизации генератора 65 сигналом сsignals from the output of register 18 (current count). The pulse duration from the output of the driver 60 is slightly longer than from the synchronization of the generator 65 by a signal with триггера 64 до формировани  сигнала на выходе 38, чтобы обеспечить запись в регистры 52 блоков 8 начальных значений сигнала информационного из регистра 18; и также - дл  исключени  подсчета первогоflip-flop 64 prior to generating a signal at output 38 to ensure that the initial values of the information signal from register 18 are recorded in registers 52 of blocks 8; and also to exclude the counting of the first тактового импульса счетчиком 6, который в . момент первого сигнала на выходе 37 продолжает удерживатьс  сигналом с выхода 35 в нулевом состо нии.clock pulse counter 6, which in. the moment of the first signal at the output 37 continues to be held by the signal from the output 35 in the zero state. Первы} 1 после импульса запуска тактовый импульс продвигает очередной отсчетFirst} 1 after the start pulse, the clock pulse advances the next count из АЦП 16 в регистр 17 и далее - отсчет,from ADC 16 to the register 17 and then the countdown, записанный ранее в регистре 71 - в регистрpreviously recorded in register 71 - in the register 18; таким образом, дл  корректной работыeighteen; thus, for correct operation устройства в каждом такте используютс : отсчет, называемый в дальнейшем текущим - содержащийс  в регистре 18, и отсчет , называемый в дальнейшем следующим - в регистре 17. Сигнал с выхода 37 в первом такте не оказывает вли ни  на работу узлов устройства. Сигналом с выхода 38 в регистры 52 блоков 8 записываетс  начальное значение информационного сигнала аппроксимации из регистра 18 (поdevices in each clock cycle are used: a reference, hereinafter referred to as current, contained in register 18, and a reference, hereinafter referred to as next, in register 17. The signal from output 37 in the first clock does not affect the operation of the device nodes. The signal from output 38 to the registers 52 of blocks 8 records the initial value of the approximation information signal from register 18 (by управл ющему сигналу с выхода 35, соответствующим образом обеспечивающего коммутацию мультиплексоров 51). После этого сигнал на выходе 35 снимаетс  и больше не формируетс  до окончани  режима.a control signal from an output 35 correspondingly providing switching of the multiplexers 51). After that, the signal at the output 35 is removed and is no longer formed until the end of the mode. На входы 59 сумматоров блоков 8 подаютс  индивидуальные коды дл  каждого блока 8, определ ющие скорость изменени  аппроксимирующего сигнала на каждом блоке анализа (его производную). Сумматоры 53  вл ютс  алгебраическими, то есть, на выходах они формируют сумму входных кодов с учетом их знаков. Рассмотрим принцип формировани  сигналов (кодов) на входах 50 блоков 8.The inputs 59 of adders of blocks 8 are provided with individual codes for each block 8, which determine the rate of change of the approximating signal on each analysis block (its derivative). Adders 53 are algebraic, i.e., at the outputs they form the sum of the input codes based on their signs. Consider the principle of generating signals (codes) at the inputs of 50 blocks 8. Пусть число блоков 8 (К) равно семи. Тогда на входы 59 блоков 8 подаютс  соответственно трехразр дные коды, старший разр д которых  вл етс  знаковым (естественно , что старший разр д чисел, содержа0 щихс  в блоках 16-18, 52, 53 - также - знаковый), На вход 59 блока 8i подаетс  код 000 (соответствующий нулевой производной аппроксимирующего сигнала); на вход 592 - код соответствующий положи5 тельной производной с минимальным градиентом; на вход 59з - код 010, 594 - 011, соответствующий положительной производной с максимальным градиентом; на вход 59з - код 101, с учетом старшего знака определ ющий отрицательную производную аппроксимирующего сигнала с минимальным градиентом; на вход 59б код 110, на вход 59 - код отрицательна  производна  с максимальным градиентом . Эти коды определ ют знак и значение градиентов изменени  сигналов (аппроксимирующих ) в блоках 8, и - также - номера (в дес тичном эквиваленте) входов шифратора 71 и блока 15 и групп информационных входов мультиплексора 25 устройства.Let the number of blocks 8 (K) be seven. Then, three-digit codes, the high-order bit of which is signed (naturally, the high-order bit of the numbers contained in blocks 16-18, 52, 53, are also signed), respectively, are input to the inputs 59 of blocks 8, respectively. The input 59 of block 8i code 000 (corresponding to the zero derivative of the approximating signal) is supplied; input 592 — code corresponding to a positive derivative with a minimal gradient; input 59h - code 010, 594 - 011, corresponding to a positive derivative with a maximum gradient; input 59h - code 101, taking into account the leading sign, determines the negative derivative of the approximating signal with a minimum gradient; at input 59b, code 110; at input 59, the code is a negative derivative with a maximum gradient. These codes determine the sign and value of the signal change gradients (approximating) in blocks 8, and also the numbers (in decimal equivalent) of the inputs of the encoder 71 and block 15 and the groups of information inputs of the device multiplexer 25. Таким образом, на выходах сумматоров 53 формируютс  экстраполированные дл  каждого блока анализа значени  следующих отсчетов соответствующих аппроксимирующих сигналов. Эти значени  сравниваютс  в устройствах сравнени  54 с значением следующего отсчета из резистора 17. Если разность(ее абсолютна  величина , без учета знака), этих значений в некотором блоке анализа превышает допустимую погрешность аппроксимации, (напомним , дл  следующего отсчета (I)), то с выхода блока сравнени  73 (фиг.4) формируетс  единичный сигнал. Этот сигнал физически свидетельствует о том, что дл  данного значени  производной текущий отсчет вл - етс  последним, при котором погрешность аппроксимации находитс  в пределах допуска , а далее данна  ветвь аппроксимации должна быть.отвергнута.Thus, at the outputs of adders 53, the values of the following samples of the corresponding approximating signals are extrapolated for each analysis block. These values are compared in comparison devices 54 with the value of the next sample from resistor 17. If the difference (its absolute value, without taking into account the sign) of these values in some analysis unit exceeds the permissible approximation error (recall for the next sample (I)), then a single signal is generated from the output of the comparator 73 (Fig. 4). This signal physically indicates that, for a given derivative value, the current count is the last one, in which the approximation error is within the tolerance, and then this approximation branch should be rejected. С задержкой относительно импульса на выходе 38, формируетс  импульс на выходе 39 в блоке 19, который передним фронтом через элемент И 58 записывает значени  сигналов с выходов блоков 54 в триггеры 56, будучи в начальном состо нии - в нулевом состо нии, эти триггера положительными потенциалами на инверсных выходах разрешают прохождение сигнала с выхода 39 через элементы И 58; однако, в каждом канале при установке триггера 56 в единичное состо ние , дальнейшее прохождение импульсов на их тактовый вход запрещаетс  нулевым сигналом с инверсного выхода до окончани  данного интервала (цикла) аппроксимации .With a delay relative to the pulse at the output 38, a pulse is generated at the output 39 in block 19, which, through the element And 58, writes down the values of the signals from the outputs of the blocks 54 to the triggers 56, being in the initial state - in the zero state, these triggers are positive potentials at inverse outputs allow the passage of the signal from the output 39 through the elements And 58; however, in each channel, when the trigger 56 is set to a single state, further passage of pulses to their clock input is prohibited by a zero signal from the inverse output until the end of this approximation interval (cycle). Сигналы с триггеров 56 по выходам 48 поступают на входы элемента И 10. Если все блоки анализа принимают решение (описанным выше образом), что дальнейшие - последующие - отсчеты выход т за границы допустимой погрешности, то на выходе элемента И 10 формируетс  единичный сигнал. Если же хот  бы один из блоков анализа цопускает последующую аппроксимацию сигнал с триггера - нулевой), то нулевой :игнал с выхода элемента И 10, поступа  по 1ыжоду 33 а блок 19, закрывает злемент W 69 1 преп тствует формированию импульса записи в блок пам ти и перезаписи начального значени  в регистры 52 блоков 8.The signals from the flip-flops 56 at the outputs 48 are fed to the inputs of the And 10. If all the analysis blocks decide (as described above) that the next - the next - samples go beyond the limits of the permissible error, then a single signal is generated at the output of the And 10. If at least one of the analysis blocks starts the subsequent approximation, the signal from the trigger is zero), then zero: the signal from the output of the And 10 element arriving at 1 output 33 and the block 19 closes the W 69 element 1 prevents the write pulse from being generated in the memory block and overwriting the initial value into registers 52 of blocks 8. Аналогично продолжаетс  процесс дл  последующих тактов работы устройства; 5 при этом включаетс  в работу счетчик 6, подсчитывающий число тактов данного интервала аппроксимации.Similarly, the process continues for subsequent cycles of operation of the device; 5, a counter 6 is included in the operation, counting the number of ticks of a given approximation interval. На некотором такте аппроксимации все триггеры 56 кроме одного или двухAt a certain approximation cycle, all triggers 56 except one or two 0 (смежных по значени м производной) устанавливаютс  в единичное значение; в дальнейшем, достигаетс  такт, на котором все триггеры 56 УСТАНАВЛИВАЮТСЯ В ЕДИНИЧНОЕ значение, что свидетельству5 ет о том, что ни одно значение производной не обеспечивает заданной точности аппроксимации (напомним, что это сравнение производитс  дл  следующих за текущими отсчетами). При этом устройство организу0 ет процесс записи данных по текущему интервалу аппроксимации. Это осуществл етс  следующим образом. При наличии всех единичных сигналов с триггеров 56, с одного или двух смежных (по значени м0 (adjacent values of the derivative) are set to a unit value; subsequently, a clock is reached at which all triggers 56 are set to a SINGLE value, which indicates5 that no value of the derivative provides the specified approximation accuracy (recall that this comparison is made for those following the current samples). In this case, the device organizes the process of recording data on the current approximation interval. This is done as follows. In the presence of all single signals from triggers 56, from one or two adjacent (by value 5 производных) устройств сравнени  55 блоков 8 формируютс  сигналы управлени  дешифратором 15, Принцип работы устройств 55 аналогичен принципу работы устройств 54, однако, устройства 55 анализируют вы0 полнение услови : разность текущего аппроксимирующего значени  и текущего входного значени  меньше допустимой погрешности аппроксимации, в этом случае на выходе блока 55 формируетс  единичный5 derivatives) of comparison devices 55 of blocks 8, control signals of the decoder 15 are generated, the principle of operation of devices 55 is similar to the principle of operation of devices 54, however, devices 55 analyze the fulfillment of the condition: the difference between the current approximating value and the current input value is less than the permissible approximation error, in this case unit 55 is formed 5 сигнал. Таким образом, при прин тии решени  об окончании текущего интервала аппроксимации (по вление сигнала на выходе элемента И 10), один или два смежных сигнала с выходов блоков 55 - выходов 49 0 имеют единичные значени ; эти сигналы определ ют новый начальный уровень аппроксимирующего напр жени  на следующем интервале аппроксимации. Поступа  на входы блока 15, данные сигналы преобразу5 ютс  на выходах элементов 70 И в позиционный единичный код, причем позици  единицы определ ет номер блока анализа, который имеет новое начальное значение аппроксимирующего сигнала дл  устройст0 ва в следующем интервале аппроксимации (возвраща сь к описанию работы устройства по тактам каждого интервала аппроксимации , добавим, что s каждом такте по . выходному сигналу с выхода 38 блока 19 в5 signal. Thus, when deciding on the end of the current approximation interval (occurrence of a signal at the output of AND element 10), one or two adjacent signals from the outputs of blocks 55 - outputs 49 0 have unit values; these signals define a new initial level of the approximating voltage in the next approximation interval. The inputs of unit 15, these signals are converted at the outputs of elements 70 AND into a positional unit code, and the unit position determines the number of the analysis unit, which has a new initial value of the approximating signal for the device in the next approximation interval (returning to the description of the operation of the device according to the clock cycles of each approximation interval, we add that s each clock cycle according to the output signal from the output 38 of block 19 in 5 регистры 52 записываетс  в каждом блоке 8 новое значение аппроксимирующего сигнала , сформированное на выходах сумматора 53, которые подключаютс  к информационным входам регистра 52- мультиплексором 51 при нулевых уровн х сигналов на обоих5, registers 52 are recorded in each block 8 a new value of the approximating signal generated at the outputs of the adder 53, which are connected to the information inputs of the register 52 by the multiplexer 51 at zero signal levels on both управл ющих входах мультилексора 51), что обеспечивает формирование в каждом блоке анализа измен ющегос  аппроксимирующего сигнала з соответствии с присущим данному блоку анализа значением производной аппроксимирующей функции). Включение выходов 49 в последующие инверсные входы элементов 70 И последующих каналов аппроксимации обеспечивает единственность единичного значени  сигнала на совокупности входов шифратора 71 даже в том случае, когда при единичном сигнале на выходе элемента И 10, имеют место два сигнала единичных с выходов 49 блоков 8.control inputs of the multiplexer 51), which ensures the formation in each analysis block of a varying approximating signal in accordance with the value of the derivative of the approximating function inherent in this analysis block). The inclusion of the outputs 49 in the subsequent inverse inputs of the elements 70 AND subsequent channels of approximation ensures the uniqueness of a single value of the signal on the set of inputs of the encoder 71 even when, with a single signal at the output of the element And 10, there are two signals unit from the outputs of 49 blocks 8. Шифратор 71 предназначен дл  преобразовани  позиционного единичного кода на входах в эквивалентный двоичный код на выходах. Так, в приведенном выше примере , при семи блоках анализа, выходы 49 соединены с входами блока 71 следующим образом: выход 491 (с нулевым значением производной)-с входом нулевым шифратора 7.1, выход 49г - через элемент И 70а (как и все остальные - через одноименные элементы И 70) - с 1-ым входом блока 71, выход 49з-с 2-м входом, выход494-с3-м входом, выход 49в - с 5-м входом, выход 49б - с 6-м входом, выход 49 (код градиента производной - 111)-с 7-м входом блока 71. Четвертый сход блока 71 заземлен. Таким образом обеспечиваетс  (дл  любого конкретного числа блоков анализа) соответствие номеров каналов (блоков анализа) значени м производной, которые записываютс  с выхода 44 блока 15 в соответствующую  чейку блока пам ти 7.The encoder 71 is designed to convert a positional unit code at the inputs to an equivalent binary code at the outputs. So, in the above example, with seven analysis blocks, outputs 49 are connected to the inputs of block 71 as follows: output 491 (with a zero derivative value) - with input zero of the encoder 7.1, output 49g - through the And 70a element (like all the others - through the elements of the same name AND 70) - with the 1st input of block 71, output 49z with the 2nd input, output 494 with the 3rd input, output 49v with the 5th input, output 49b with the 6th input, output 49 (derivative gradient code is 111) - with the 7th input of block 71. The fourth gathering of block 71 is grounded. This ensures (for any particular number of analysis blocks) the correspondence of the channel numbers (analysis blocks) to the values of the derivative, which are written from the output 44 of block 15 to the corresponding cell of the memory block 7. Номера групп информационных входов мультиплексора 25 подключаютс  к выходам 50. блоков 8 совершенно аналогично принципу подключени  выходов 49 к входам блока 71,The numbers of the groups of information inputs of the multiplexer 25 are connected to the outputs 50. of blocks 8 in exactly the same way as the connection of outputs 49 to the inputs of block 71, Разрешающий сигнал с выхода элемента И 10, совместно с разрешающим сигналом на выходе 30 (входе режима работы, имеющем нулевое значение в режимеформировани ) открывают элемент И 69 блока 19, в результате чего с задержкой относительно сигнала с выхода 39, на его выходе по вл етс , сигнал, запускающий формирователь 61, с выхода которого сигнал 40 через элемент ИЛИ 24 передним фронтом запи- с ывает в заданную  чейку блока пам ти 7 значение производной текущего (заканчивающегос ) интервала аппроксимации из блока 15, количество тактов данного интервала аппроксимации из счетчика 6; переключает мультиплексоры 51 блоков 8 сигналом на втором управл ющем входе таким образом , что на выходы мультиплексоров коммутируетс  выходной сигнал мультиплексора 25 (к насто щему моменту времени дешифратором 15 на выходах мультиплексора 25 формируетс  текущий код аппроксимирую- щего сигнала того канала, который выбран дл  начального значени  следующего интервала аппроксимации). Сигнал с выхода элемента И 69 через элемент ИЛИ 63 формирует следующий импульс, проход щий 0 вслед за тактовым через элементы 66-68, и по выходам 37 и 38 записывающий в регистры 52 новое начальное значение аппроксимирующей функции ( вл ющеес , естественно, конечным значением текуще- 5 го, заканчивающегос  интервала аппроксимации ). Сигнал с выхода 40 блока 61 должен иметь длительность, несколько большую, чем интервал времени от момента записи до новой установки регистров 52 блоков В; этот 0 сигнал сбрасывает триггеры 56 через элемент ИЛИ 57, однако к моменту формировани  сигнала на выходе 39 сигнал с выхода 40 должен быть сн т; это организуетс  выбором параметров формировате- 5 лей 61. Сигналом с выхода 39 триггеры 56 устанавливаютс  (или нет) уже дл  нового начального значени  следующего интервала аппроксимации.The enable signal from the output of the And 10 element, together with the enable signal at the output 30 (input of the operating mode having a zero value in the formation mode), open the And 69 element of the block 19, as a result of which, with a delay relative to the signal from the output 39, appears at its output , the signal that starts shaper 61, from the output of which signal 40 through the OR element 24, writes the value of the derivative of the current (ending) approximation interval from block 15, the number of ticks of this interval, to the specified cell of the memory unit 7 approximations from counter 6; switches the multiplexers 51 of blocks 8 with the signal at the second control input so that the output of the multiplexer 25 is switched to the outputs of the multiplexers (currently, the decoder 15 generates the current code of the approximating signal of the channel selected for the initial value at the outputs of the multiplexer 25 next approximation interval). The signal from the output of the And 69 element through the OR 63 element forms the next pulse, passing 0 after the clock through the elements 66-68, and at the outputs 37 and 38 it writes to the registers 52 a new initial value of the approximating function (which, naturally, is the final value of the current - 5th, ending the approximation interval). The signal from the output 40 of the block 61 should have a duration slightly longer than the time interval from the moment of recording to the new installation of the registers 52 of blocks B; this 0 signal resets the triggers 56 via the OR element 57, however, by the time the signal is generated at the output 39, the signal from the output 40 must be removed; this is organized by the choice of parameters of the shapers 5. The signal from the output 39 triggers 56 are set (or not) already for a new initial value of the next approximation interval. С задержкой, определ емой элементом 0 20 (обеспечивающим корректную запись в блок пам ти 7), счетчик 5 инкрементируетс , задава  новую  чейку, в которую будет записана информаци  дл  следующего интервала аппроксимации, а счетчик тактов 5 сбрасываетс  в исходное состо ние, дл  подсчета числа тактов следующего интервала аппроксимации, соответственно сигналами через элементы ИЛИ 22 и 23.With the delay defined by element 0 20 (ensuring correct recording in memory block 7), counter 5 is incremented by setting a new cell in which information for the next approximation interval will be written, and measure counter 5 is reset to the initial state to count the number cycles of the next approximation interval, respectively, by signals through the elements OR 22 and 23. Далее аппроксимаци  по новому интер- 0 валу осуществл етс  совершенно аналогичным образом.Next, the approximation over the new interval is carried out in exactly the same way. Пользователь определ ет конец аппроксимации данного входного сигнала в целом следующим образом: на вход останова 5 32 подаетс  в произвольный момент времени положительный сигнал. Этот сигнал поступает на дополнительный (признаковый) разр д соответствующей  чейки пам ти блока 7, и с задержкой, определ емой бло- 0 ком 21, через элемент ИЛИ 24 формирует сигнал записи: при этом в блок пам ти 7, в последнюю  чейку данного аппроксимирующего сигнала записываетс  вс  информаци , как и в конце каждого интервала 5 аппроксимации; кроме того, записываетс  единица в старший разр д данной  чейки (эта единица при генерировании будет служить дл  ограничени  генерировани ). (Дл  сн ти  требований к продолжительности сигнала останова, на эходе 32 может бытьThe user determines the end of the approximation of a given input signal as a whole as follows: a positive signal is applied to the stop input 5 32 at an arbitrary time. This signal arrives at the additional (characteristic) bit of the corresponding memory cell of block 7, and with a delay determined by block 21, generates a write signal through the OR element 24: in this case, to the memory block 7, in the last cell of this approximating all information is recorded in the signal, as at the end of each approximation interval 5; in addition, a unit is written to the high order of the cell (this unit during generation will serve to limit generation). (To remove the requirements for the duration of the stop signal, there may be воеден формирователь импульса, не показанный на чертеже). Этот же сигнал с выходи 32 .возвращает триггер 64 в нулевое состо ние, заканчива  процесс формировани  аппроксимирующей функции дл  заданного входного сигнала.a pulse shaper (not shown in the drawing) is connected. The same signal from output 32. Returns trigger 64 to the zero state, completing the process of generating an approximating function for a given input signal. Заметим, что информаци , записываема  в блок пам ти с выходов 44 однозначно определ ет знак (старший разр д) и значе- н/ie (остальные разр ды) производной аппроксимирующего сигнала дл  каждого конкретного интервала аппроксимации.Note that the information recorded in the memory block from outputs 44 uniquely determines the sign (high order) and the value of / ie (other bits) of the derivative of the approximating signal for each specific approximation interval. Рассмотрим далее работу устройства в режиме генерировани  аппроксимирующей функции.Let us further consider the operation of the device in the mode of approximating function generation. Перед началом работы устройства на вход 30 подаетс  единичный потенциал, который поддерживаетс  в течение всего времени работы устройства в данном режиме. h а входы 28 аналогично режиму формировани  подаетс  код начальной  чейки блока пам ти, в которой ранее была записана тре- бмема  функци  аппроксимации; на входы 29 подаетс  код определ ющий начальный уэовень аппроксимирующего сигнала (как Было указано ранее, дл  абсолютно точного Начального значени  этот код должен быть запомнен в дополнительном блоке пам ти, не показанном на чертежах - дл  каждого аппроксимируемого входного сигнала; однако , выбор по желанию пользовател  про- мзвольного начального значени  дополнительно позвол ет расширить функциональные возможности за вл емого устройства , так как позвол ет по заданию регулировать посто нную составл ющую аппроксимирующего сигнала.Before starting operation of the device, a single potential is supplied to input 30, which is maintained during the entire operation time of the device in this mode. h and inputs 28, similarly to the formation mode, the code of the initial cell of the memory block in which the function function approximation has been previously recorded is supplied; a code defining the initial level of the approximating signal is supplied to inputs 29 (as was indicated earlier, for an absolutely accurate Initial value, this code should be stored in an additional memory block not shown in the drawings - for each approximated input signal; however, the choice is at the request of the user a arbitrary initial value additionally allows you to expand the functionality of the claimed device, since it allows you to adjust the constant component of the approximating signal and. Сигналом запуска на 31 входе 64 - триг- гэр устанавливаетс  в единичное состо ние , разреша  формирование импульсов на выходе 37 в данном режиме сигналы на выходах 38 и 39 не имеют значени , а сигнал н а выходе 40 не формируетс , так как на инверсном входе элемента И 69 - единич- ь ый сигнал с входа 30 устройства,The trigger signal at 31 input 64 - the trigger is set to one state, allowing the formation of pulses at output 37 in this mode, the signals at outputs 38 and 39 are not significant, and the signal at output 40 is not generated, since the element is inverted at the input And 69 is a single signal from the input 30 of the device, Сигнал с выхода 35 осуществл ет за- г ись начальной информации в блоки 3 и 5; обнул ет блок 6 (в данном режиме это не имеет значени ); так как в данном режиме ь е осуществл етс  запись в блок 7, процес- сы, происход щие в блоках, описываемых в г редыдущем режиме (формировани ) также i- e имеют значени .The output signal 35 loads the initial information into blocks 3 and 5; zeroed block 6 (in this mode it does not matter); since in this mode, f is recorded in block 7, the processes occurring in the blocks described in the previous mode (formation) also have e-values. Положительный потенциал с выхода триггера 64 - с выхода 36 - открывает элемент И 9, через который импульсы с генератора 1 начинают поступать на управл емый делитель частоты, коэффициент делени  которого таков, (как и в прототипе), что с его Е ыхода импульсы на счетный вход счетчикаThe positive potential from the output of the trigger 64 - from the output 36 - opens the And 9 element, through which the pulses from the generator 1 begin to arrive at a controlled frequency divider, the division coefficient of which is (as in the prototype), that from its E output pulses to the counting counter input 3 (реверсивного) поступают пропорционально значению производной (ее градиенту ) дл  данного (начина  с первого) интервалов генерировани  аппроксимиру- 5 ющей функции. Направление счета счетчика 3 соответствует сигналу знака производной текущего интервала аппроксимации, также снимаемого с выхода блока 7 (напомним, он был записан, как старший разр д кода с3 (reversible) arrive in proportion to the value of the derivative (its gradient) for a given (starting from the first) intervals of the generation of the approximating function. The counting direction of counter 3 corresponds to the sign signal of the derivative of the current approximation interval, also taken from the output of block 7 (recall, it was recorded as the high-order bit of the code with 0 выхода 44 блока 15). Сигналы тактовых импульсов с выхода 37 блока управлени  19 поступают на счетный вход счетчика 4 (в исходном состо нии (в исходном состо нии -имеющем нулевое содержимое, цепьобну5 лени  не показана, как и некоторые другие цепи начальной установки; начальна  установка данного счетчика может быть осуществлена , например, сигналом, укороченным дополнительным формирователем с выхода0 output 44 block 15). The clock signals from the output 37 of the control unit 19 are fed to the counting input of the counter 4 (in the initial state (in the initial state, it has zero content, the circuit is not shown, like some other circuits of the initial installation; the initial installation of this counter can be carried out , for example, a signal shortened by an additional driver from the output 0 35 устройства,объединенным на элементе ИЛИ с сигналом с выхода блока 14), и, с его выходов код числа текущих тактов поступает на первый вход блока сравнени  26, на второй вход которого поступает код числа0 35 of the device, combined on an OR element with a signal from the output of block 14), and, from its outputs, the code of the number of current clocks goes to the first input of block 26, to the second input of which the code of the number 5 тактов данного интервала аппроксимации с соответствующих выходов блока 7 пам ти, При достижении числом тактов генератора 65 соответствующего значени , равного коду с выхода блока 7, блок 26 срабатывает,5 clocks of this approximation interval from the corresponding outputs of the memory block 7, When the number of clocks of the generator 65 reaches the corresponding value equal to the code from the output of block 7, the block 26 is triggered, 0 сигнал с его выхода через открытый элемент И 14 обнул ет счетчик 4, через элемент ИЛИ 22 инкрементирует счетчик 5, задава  здрес следующей  чейки пам ти блока 7 дл  формировани  нового интервала аппроксима5 ции; после чего начинаетс  новый интервал генерировани  аппроксимирующего сигнала .0 the signal from its output through the open AND element 14 resets counter 4, through the OR element 22 increments counter 5, specifying the next memory cell of block 7 to form a new approximation interval5; after which a new approximation signal generation interval begins. На последнем интервале генерировани  аппроксимирующего сигнала на выходеIn the last interval of the generation of the approximating signal at the output 0 признака окончани  блока пам ти 7 по вл етс  единичный потенциал, и после срабатывани  блока 26 по вл етс  сигнал на выходе 34 элемента И 13, который сбрасывает триггер 64 через элемент ИЛИ 62, воз5 враща  устройство в нерабочее состо ние. Таким образом, в данном режиме сигнал . останова формируетс  автоматически.0, the sign of the end of the memory block 7 appears as a unit potential, and after the operation of the block 26, a signal appears at the output 34 of the AND element 13, which resets the trigger 64 through the OR element 62, returning the device to an idle state. Thus, in this mode the signal. a break is generated automatically. Подбором частоты генератора 1, делител  2 (коэффициента его делени , то есть,By selecting the frequency of the generator 1, divider 2 (its division ratio, i.e., 0 принципа управлени  им), можно по желанию пользовател  регулировать размах и временной масштаб генерируемого аппрок- симационного сигнала, в частности, обеспечить полное соответствие этого сигнала0 of the principle of controlling it), it is possible, at the request of the user, to control the magnitude and time scale of the generated approximation signal, in particular, to ensure full compliance of this signal 5 записанному в блоке пам ти.5 recorded in the memory unit. Таким образом, нар ду с сохранениемThus, along with conservation достоинства прототипа, заключающемс  вadvantages of the prototype, which consists in точности аппроксимации и значительномapproximation accuracy and significant сокращении объема блока пам ти, за вл е мре устройство позвол ет расширить возможности генерировани  аппроксимирующих сигналов, во-первых, за счет обеспечени  возможности формировани  аппроксимирующих сигналов, как описано выше, и, во-вторых, за счет обеспечени  по желанию пользовател  воспроизведени  аппроксимирующих сигналов с требуемыми временными и амплитудными масштабами, а также с требуемой посто нной времени. Ф о р м у л а и з о б р е т е н и   1, Устройство дл  кусочно-линейной аппроксимации , содержащее генератор тактовых импульсов, первый элемент И, управл емый делитель частоты, два счетчика , блок сравнени  и блок пам ти, причем выход генератора тактовых импульсов соединен с первым входом первого элемента И, выход которого соединены с тактовым входом управл емого делител  частоты, управл ющие входы которого подключены к выходам первой группы блока пам ти, выходы второй группы которого соединены с входами первой группы блока сравнени , выход управл емого делител  частоты соединен со счетным входом первого счетчика, выходы которого  вл ютс  информационными выходами устройства, отличающеес  тем, что, с целью расширени  класса решаемых задач за счет дополнительной возможности формировани  аппроксимирующего сигнала, в него введены группа блоков анализа погрешности, с второго по шестой элементы И, три элемента ИЛИ. два элемента задержки, третий и четвертый счетчики, два регистра, дешифратор, мультиплексор и блок управлени , причем информационный вход устройства подключен к информационному входу первого регистра , выход которого соединен с информационным входом второго регистра и входами первой группы всех блоков анализа погрешности , выходы второго регистра соединены с входами второй группы всех блоков анализа погрешности, выходы первой, второй и третьей групп которых соединены соответственное входами второго элемента И, входами дешифратора и информационными входами мультиплексора, адресные входы которого соединены с выходами дешифратора , и информационными входами первой группы блока пам ти, вход задани  режима работы устройства соединен с одноименным входом блока управлени , вторым входом первого элемента И и первыми входами третьего, четвертого и шестого элементов И, выход блока сравнени  соединен с вторым входом шестого элемента И, выход которого соединен с входом сброса второго счетчика и первыми входами п того элемента И и первого элемента ИЛИ, второй вход которого подключен к выходу первого элемента задержки и первому входу второго элемента ИЛИ, выходы первого и второго элементов ИЛИ соединены со счетным входом третьего счетчика и входом сброса четвертого счетчика, выходы которого подключены к информационным входам второй группы блока пам ти, адресные входы которого соединены с выходами третьего счетчика, ин0 формационные входы третьего и первого счетчиков соединены с установочными входами соответственно первой и второй групп устройства, первый и второй выходы блока пам ти соединены соответственно с входомreducing the size of the memory block, the device, in turn, allows expanding the possibilities of generating approximating signals, firstly, by providing the possibility of generating approximating signals, as described above, and, secondly, by enabling the user to reproduce approximating signals with the required time and amplitude scales, as well as with the required time constant. Formula 1, A piecewise linear approximation apparatus comprising a clock, a first AND element, a controlled frequency divider, two counters, a comparison unit and a memory unit, moreover, the output of the clock pulse generator is connected to the first input of the first element And, the output of which is connected to the clock input of the controlled frequency divider, the control inputs of which are connected to the outputs of the first group of the memory unit, the outputs of the second group of which are connected to the inputs of the first group of the comparison unit, the outputthe controlled frequency divider is connected to the counting input of the first counter, the outputs of which are information outputs of the device, characterized in that, in order to expand the class of tasks to be solved due to the additional possibility of generating an approximating signal, a group of error analysis blocks from the second to the sixth are introduced into it AND elements, three OR elements. two delay elements, third and fourth counters, two registers, a decoder, a multiplexer and a control unit, and the information input of the device is connected to the information input of the first register, the output of which is connected to the information input of the second register and the inputs of the first group of all error analysis blocks, the outputs of the second register connected to the inputs of the second group of all error analysis blocks, the outputs of the first, second and third groups of which are connected respectively by the inputs of the second element And, the inputs of the decoder the information inputs of the multiplexer, the address inputs of which are connected to the outputs of the decoder, and the information inputs of the first group of the memory unit, the input of the job mode setting of the device is connected to the input of the control unit of the same name, the second input of the first AND element and the first inputs of the third, fourth and sixth AND elements, output the comparison unit is connected to the second input of the sixth AND element, the output of which is connected to the reset input of the second counter and the first inputs of the fifth AND element and the first OR element, the second input of which connected to the output of the first delay element and the first input of the second OR element, the outputs of the first and second OR elements are connected to the counting input of the third counter and the reset input of the fourth counter, the outputs of which are connected to the information inputs of the second group of the memory block, the address inputs of which are connected to the outputs of the third counter, information inputs of the third and first counters are connected to the installation inputs of the first and second groups of the device, respectively, the first and second outputs of the memory unit are connected respectively with input 5 направлени  счета первого счетчика и вторым входом п того элемента И, выход которого и выход второго элемента И соединены соответственно с входами формировани  нового интервала аппроксимации и входом5 of the counting direction of the first counter and the second input of the fifth element And whose output and the output of the second element And are connected respectively to the inputs of the formation of a new approximation interval and the input 0 разрешени  записи блока управлени , выходы третьего и четвертого элементов И соединены соответственно с синхровходом первого счетчика и счетным входом второго счетчика, выходы которого подключены к0 write permissions of the control unit, the outputs of the third and fourth elements AND are connected respectively to the clock input of the first counter and the counting input of the second counter, the outputs of which are connected to 5 входам второй группы блока5 inputs of the second block group сравнени , выход третьего элемента ИЛИ соединен с входом разрешени  записи блока пам ти, вход запуска устройства соединен с одноименным входом блокаof comparison, the output of the third OR element is connected to the recording permission input of the memory block, the device startup input is connected to the block input of the same name 0 управлени , вход останова устройства соединен с входом останова блока управлени  с информационным входом блока пам ти и входом второго элемента задержки, выход . которого подключен к первому входу треть5 его элемента ИЛИ, первый выход блока управлени  соединен с входами установки всех блоков анализа погрешности, синхровходом третьего счетчика и вторыми входами второго элемента ИЛИ и третьего элемента0 control, the stop input of the device is connected to the stop input of the control unit with the information input of the memory unit and the input of the second delay element, output. which is connected to the first input of the third5 of its OR element, the first output of the control unit is connected to the installation inputs of all error analysis blocks, the sync input of the third counter and the second inputs of the second OR element and the third element 0 И, второй выход - с третьим входом первого элемента И, третий выход - со счетным входом четвертого счетчика, вторым входом четвертого элемента И, четвертый выход - с входами разрешени  записи погрешности0 And, the second output - with the third input of the first element And, the third output - with the counting input of the fourth counter, the second input of the fourth element And, the fourth output - with inputs for recording errors 5 всех блоков анализа погрешности, п тый выход - с входами начальной установки нового интервала аппроксимации всех блоков анализа погрешности, шестой выход - с вхо- дами управлени  всех блоков анализа по0 грешности, вторым входом третьего элемента ИЛИ и с входом первого элемента задержки, седьмой выход - с синхровхода- ми первого и второго регистров, выходы мультиплексора соединены с входами5 of all error analysis blocks, the fifth output - with the inputs of the initial installation of a new approximation interval for all error analysis blocks, the sixth output - with the control inputs of all error analysis blocks, the second input of the third OR element and the input of the first delay element, seventh output - with sync inputs of the first and second registers, the multiplexer outputs are connected to the inputs 5 третьих групп всех блоков анализа погрешности .5 third groups of all error analysis blocks. 2. Устройство по п. 1, от л и ча ю щее- с   тем, что блок управлени  содержит первый и второй формирователи импульсов, первый и второй элементы ИЛИ, генератор2. The device according to claim 1, with the proviso that the control unit comprises first and second pulse shapers, first and second OR elements, a generator тактовых импульсов, триггер, первый, второй и третий элементы задержки, элемент И, первый вход которого соединен с выходом третьего элемента задержки, а второй ЕХОД и инверсный третий  вл ютс  соответственно входом разрешени  записи и входом задани  режима блока, вход запуска блока соединен с входом первого формировател  импульсов и S-входом триггера, R- вход которого подключен к выходу первого элемента ИЛИ, первый и второй входы ко- тэрого  вл ютс  соответственно входом останова и входом формировани  нового интервала аппроксимации блока, выход т эиггера подключен к входу генератора тактовых импульсов, выход которого соединен с первым входом второго элемента ИЛИ, в орой вход которого подключен к выходу элемента И и входу второго формировател  и ипул ьсов, выход второго элемента ИЛ И соединен с входом первого элемента задержки , выход которого соединен с входом второго элемента задержки, выход которого подключен к входу третьего элемента задержки , выходы первого формировател  импульсов , триггера, генератора тактовых импульсов, первого и второго элементов задержки , второго формировател  импульсов и дополнительный выход генератора тактовых импульсов  вл ютс  выходами блока ее ответственно с первого по седьмой.clock pulses, trigger, first, second and third delay elements, AND element, the first input of which is connected to the output of the third delay element, and the second EXIT and the inverse third are respectively the recording enable input and the input of the unit mode setting, the block start input is connected to the input the first pulse shaper and the S-input of the trigger, the R-input of which is connected to the output of the first OR element, the first and second inputs of which are respectively the stop input and the input of the formation of a new interval of approximation of the unit ka, the output of the igger is connected to the input of the clock pulse generator, the output of which is connected to the first input of the second OR element, the input of which is connected to the output of the AND element and the input of the second driver and pulses, the output of the second OR element is connected to the input of the first delay element the output of which is connected to the input of the second delay element, the output of which is connected to the input of the third delay element, the outputs of the first pulse shaper, trigger, clock generator, the first and second delay elements, W The second pulse shaper and the additional output of the clock generator are the outputs of its first to seventh block, respectively. I I 3. Устройство по п. 1, о т ли ч а ю щ е е- с ч тем, что блок .анализа погрешности содержит мультиплексор, регистр, алгебраический сумматор, первую и вторую схемы сравнени , триггер, элемент ИЛИ и элемент3. The device according to claim 1, it is noteworthy that the error analysis block comprises a multiplexer, a register, an algebraic adder, the first and second comparison schemes, a trigger, an OR element, and an element И, причем входы первых групп первой и второй схем сравнени   вл ютс  соответственно входами первой и второй групп блока, выход регистра подключен к входам второй 5 группы второй схемы сравнени  и первому входу алгебраического сумматора, второй вход которого подключен к входу установки блока, а выход - к входам второй группы второй схемы сравнени  и информацион0 ным входам первой группы мультиплексора, выход которого подключен к информационному входу регистра, управл ющий вход которого  вл етс  входом разрешени  записи блока, установочный вход блока соединен сAnd, and the inputs of the first groups of the first and second comparison circuits are respectively the inputs of the first and second groups of the block, the output of the register is connected to the inputs of the second 5 groups of the second comparison circuit and the first input of the algebraic adder, the second input of which is connected to the installation input of the block, and the output is to the inputs of the second group of the second comparison circuit and the information inputs of the first group of the multiplexer, the output of which is connected to the information input of the register, the control input of which is the block recording enable input, setting the block input is connected to 5 первым входом элемента ИЛИ и первым управл ющим входом мультиплексора,второй управл ющий вход которого соединен с вторым входом элемента ИЛИ и  вл етс  управл ющим входом блока, первый вход5 by the first input of the OR element and the first control input of the multiplexer, the second control input of which is connected to the second input of the OR element and is the control input of the unit, the first input 0 элемента И соединен с входом начальной установки нового интервала аппроксимации блока, второй вход-подключен к инверсному выходу триггера, а выход - к тактовому входу триггера, пр мой выход ко5 торого соединен с выходом первой группы блока, выход второй схемы сравнени  соединен с информационным входом триггера, вход сброса которого подключен к выходу элемента ИЛИ, выходы первой схемы срав0 нени  и регистра соединены соответственно с выходом второй и третьей групп блока, входы второй схемы сравнени  соединены с входами второй группы мультиплексора, информационные входы группы которого  в5 л ютс  третьими входами третьей группы блока.The 0 element And is connected to the input of the initial installation of the new approximation interval of the block, the second input is connected to the inverse output of the trigger, and the output is connected to the clock input of the trigger, the direct output of which is connected to the output of the first group of the block, the output of the second comparison circuit is connected to the information input the trigger, the reset input of which is connected to the output of the OR element, the outputs of the first comparison and register circuits are connected respectively to the outputs of the second and third groups of the block, the inputs of the second comparison circuit are connected to the inputs of the second group ltipleksora, whose data inputs are L group B5 third input unit of the third group. фаа{.faa {. Ш.1W.1 фиг.Зfig.Z
SU904888886A 1990-12-06 1990-12-06 Device for piecewise approximation RU1837272C (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU904888886A RU1837272C (en) 1990-12-06 1990-12-06 Device for piecewise approximation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU904888886A RU1837272C (en) 1990-12-06 1990-12-06 Device for piecewise approximation

Publications (1)

Publication Number Publication Date
RU1837272C true RU1837272C (en) 1993-08-30

Family

ID=21548845

Family Applications (1)

Application Number Title Priority Date Filing Date
SU904888886A RU1837272C (en) 1990-12-06 1990-12-06 Device for piecewise approximation

Country Status (1)

Country Link
RU (1) RU1837272C (en)

Similar Documents

Publication Publication Date Title
US3942173A (en) Offset error compensation for integrating analog-to-digital converter
USRE32845E (en) Period and frequency measuring instrument
US5592659A (en) Timing signal generator
RU1837272C (en) Device for piecewise approximation
SU966660A1 (en) Device for measuring short pulse duration
JPH06101948B2 (en) Time information detector
SU1267618A1 (en) Adaptive multichannel tracking analog-to-digital converter
RU2205500C1 (en) Analog-to-digital converter
SU1304170A1 (en) Device for recording information
SU1363460A1 (en) A-d conversion device
SU1522401A1 (en) Device for measuring dynamic parameters of fast a-d converters
SU1180819A2 (en) Multichannel device for functional checking of integrated circuits
SU1278717A1 (en) Digital velocity meter
SU1495772A1 (en) Device for piece-linear approximation
SU1645940A1 (en) Device for electric signal extremes detection
SU1429293A2 (en) Rejector filter
SU1179334A1 (en) Frequency multiplier
SU1367153A1 (en) Frequency divider with fractional countdown ratio
SU733102A1 (en) Digital voltmeter
SU1297226A1 (en) A.c.voltage-to-digital converter
SU1425825A1 (en) Variable countrown rate frequency divider
SU1486952A1 (en) Adjusting resistor resistance-to-motion converter
SU1285493A1 (en) Device for reproduction of delaying functions
SU805491A1 (en) Digital voltmeter
SU1221749A1 (en) Device for measuring dynamic error of analog-to-digital converter