RU183386U1

RU183386U1 - Устройство для обеспечения определения количества резервных элементов системы

Info

Publication number: RU183386U1
Application number: RU2018106094U
Authority: RU
Inventors: Александр Иванович Офицеров; Михаил Викторович Королев; Леонид Олегович Савин; Николай Андреевич Золотухин
Priority date: 2018-02-19
Filing date: 2018-02-19
Publication date: 2018-09-19

Abstract

Полезная модель относится к вычислительной технике и может быть использована для решения задач определения количества резервных элементов, обеспечивающих заданный уровень надежности системы при ограничении затрат на ее изготовление.Технической проблемой, на решение которой направлена полезная модель, является разработка устройства для обеспечения определения количества резервных элементов системы, позволяющего повысить точность определения количества резервных элементов, обеспечивающих заданный уровень надежности системы при ограничении затрат на ее изготовление, с учетом надежности коммутационного устройства, осуществляющего переключение (коммутацию) между основными и резервными элементами системы.Данная техническая проблема решается тем, что в устройство для обеспечения определения количества резервных элементов системы, содержащем устройство управления, входную наборную панель, блоки вычисления вероятности отказа, блоки вычисления стоимости, первую и вторую группы сумматоров, компараторы, первую и вторую группы оперативных запоминающих устройств, элементы И и блок отображения дополнительно введены блоки учета вероятности отказа коммутационного устройства, состоящие из двух сумматоров, один из которых реализует операцию сложения поступающих сигналов, а второй - вычитание, двух шифраторов и элемента И. 3 ил.

Description

Полезная модель относится к вычислительной технике и может быть использована для решения задач определения количества резервных элементов, обеспечивающих заданный уровень надежности системы при ограничении затрат на ее изготовление.

Известно устройство для решения задач оптимизации (Авторское свидетельство СССР №1575201, МКИ G06F 15/20. Устройство для решения задач оптимизации, 1990), содержащее блок задания матрицы стоимости, блок задания матрицы сроков службы, блок выбора минимума, блок синхронизации, блок регистрации, сумматор, блок формирования комбинаций и блок сравнения, первый информационный вход которого является входом задания ограничения на величину стоимости системы, причем первый выход блока синхронизации подключен ко входу опроса блока сравнения, второй выход блока синхронизации подключен к входу признака записи блока регистрации, k-й (k=1, …, Э, где Э - количество элементов в оптимизируемой системе) информационный вход которого является выходом варианта исполнения k-го элемента системы устройства, третий выход блока синхронизации подключен ко входу опроса блока выбора минимума, k-й выход позиции минимального кода которого подключен ко входу разрешения изменения k-го числа блока формирования комбинаций, выход значения k-го числа которого подключен ко входу выбора элемента в k-й строке блока задания матрицы сроков службы, к k-му информационному входу блока регистрации и к входу выбора элемента в k-ой строке блока задания матрицы стоимости, k-й информационный выход которой подключен ко входу k-го слагаемого сумматора, выход которого подключен к второму информационному входу блока сравнения, выход признака "Больше" которого подключен к входу останова блока синхронизации, вход которого является входом пуска устройства, а четвертый выход блока синхронизации подключен к тактовому входу блока формирования комбинаций, причем k-й информационный вход блока задания матрицы срока службы подключен к одноименному входу блока выбора минимума, а информационный выход которого является выходом стоимости системы устройства.

Данное устройство позволяет решать задачи выбора состава элементов системы по максимальному сроку службы системы при ограничении затрат на ее изготовление, однако оно обладает узкими функциональными возможностями.

Наиболее близким по технической сущности к заявляемому устройству и выбранным в качестве прототипа является устройство для решения задач оптимизации (Патент РФ на изобретение №2320006, МПК G06F 15/02. Устройство для решения задач оптимизации / Королёв М.В., Шляпцев С.Н., Збиняков А.Н., Косухин. В.М, Кожухов С.А. опубл. 20.03.08, Бюл. №8), содержащее сумматор, блок сравнения (компаратор), блок синхронизации (устройство управления), входную наборную панель, блоки вычисления вероятности отказа, блоки вычисления стоимости, сумматоры, компараторы, первую и вторую группы оперативных запоминающих устройств, элементы И и блок отображения.

Первые входы всех блоков вычисления вероятности отказов и блоков вычисления стоимости подключены соответственно к первым и вторым выходам входной наборной панели, вход которой соединен с первым выходом устройства управления, второй выход которого подключен к второму входу блоков вычисления вероятности отказов, а пятый выход соединен с вторым входом блоков вычисления стоимости, выходы первого и второго из которых соединены соответственно с первым и вторым входом первого сумматора второй группы сумматоров, выход которого подключен к первому входу первого элемента И, выход которого соединен с первым входом первого оперативно-запоминающего устройства второй группы оперативно-запоминающих устройств, выход которого соединен с первым входом j-го (j=2, …, N-2, где N - количество блоков вычисления вероятности отказа, количество блоков вычисления стоимости) сумматора второй группы сумматоров, второй вход которого подключен к выходу m-го (m=3, …, N-1) блока вычисления стоимости, а выход через первый вход j-го (j=2, …, N-2) элемента И - к первому входу j-го (j=2, …, N-2) оперативно-запоминающего устройства второй группы оперативно-запоминающих устройств, выход которого соединен с первым входом j+1-го сумматора второй группы сумматоров, второй вход которого подключен к выходу m+1-го блока вычисления стоимости, а выход через j+1-й элемент И к первому входу j+1-го оперативно-запоминающего устройства второй группы оперативно-запоминающих устройств, выход которого соединен с выходами всех оперативно-запоминающих устройств второй группы оперативно-запоминающих устройств и со вторым входом блока отображения, первый вход которого соединен с выходами всех оперативно-запоминающих устройств первой группы оперативно-запоминающих устройств, второй вход j+1-го (j=2, …, N-2) оперативно-запоминающего устройства первой группы оперативно-запоминающих устройств соединен с вторыми входами всех оперативно-запоминающих устройств и с четвертым выходом устройства управления, а первый вход с вторым входом j+1-го элемента И и с выходом j+1-го (j=2, …, N-2) компаратора, второй вход которого соединен со вторым входом всех компараторов и с третьим выходом устройства управления, а первый вход подключен к выходу j+1-го (j=2, …, N-2) сумматора первой группы сумматоров, второй вход которого соединен с выходом m+1-го (m=3, …, N-1) блока вычисления вероятности отказов, а первый вход с выходом j-го (j=2, …, N-2) оперативно-запоминающего устройства первой группы оперативно-запоминающих устройств, первый вход которого соединен с вторым входом j-го элемента И и с выходом j-го компаратора, первый вход которого подключен к выходу j-го (j=2, …, N-2) сумматора первой группы сумматоров, второй вход которого соединен с выходом m-го (m=3, …, N-1) блока вычисления вероятности отказов, а первый - с выходом первого оперативно-запоминающего устройства первой группы оперативно-запоминающих устройств, первый вход которого соединен вторым входом первого элемента И и с выходом первого компаратора, первый вход которого подключен к выходу первого сумматора первой группы сумматоров, первый и второй входы которого соединены соответственно с выходами первого и второго блоков вычисления вероятности отказов.

Одним из основных недостатков существующих аналогов в предметной области является недостаточно высокая точность определения количества резервных элементов, обеспечивающих заданный уровень надежности системы, и их типов при ограничении затрат на реализацию системы. Это связано с тем, что при выборе оптимального количества и типов резервных элементов не учитывается вероятность отказа коммутационного устройства, осуществляющего переключение (коммутацию) между основными и резервными элементами системы.

Так, в работе [Надежность технических систем: Справочник / Ю.К. Беляев, В.А. Богатырев, В.В. Болотин и др.; Под ред. Ушакова И.А. - М: Радио и связь, 1985. - 608 с.] показано, что положенные в основу создания устройства-прототипа аналитические зависимости для расчета вероятности отказа элементов резервируемой системы могут быть использованы лишь при наличии ряда ограничений. Так, например, в устройстве-прототипе подразумевается, что коммутационное устройство, осуществляющее переключение между основными и резервными элементами резервируемой системы, является абсолютно надежным, т.е. имеет вероятность отказа, равную нулю. Однако на практике это условие не выполняется: очевидно, что коммутационное устройство (переключатель) не может являться абсолютно надежным, и при его работе, как и при работе других технических устройств, также могут возникать отказы. При работе устройства-прототипа данное обстоятельство не учитывается, что в конечном итоге приводит к снижению точности при определении необходимого числа резервных элементов системы.

Технической проблемой, на решение которой направлена полезная модель, является разработка устройства для обеспечения определения количества резервных элементов системы, позволяющего повысить точность определения количества резервных элементов, обеспечивающих заданный уровень надежности системы при ограничении затрат на ее изготовление, с учетом вероятности отказа коммутационного устройства, осуществляющего переключение между основными и резервными элементами системы.

Данная техническая проблема решается тем, что в устройство для обеспечения определения количества резервных элементов системы, содержащем устройство управления, входную наборную панель, блоки вычисления вероятности отказа, блоки вычисления стоимости, первую и вторую группы сумматоров, компараторы, первую и вторую группы оперативных запоминающих устройств, элементы И и блок отображения, при этом первые входы всех блоков вычисления вероятности отказов и блоков вычисления стоимости подключены соответственно к первым и вторым выходам входной наборной панели, вход которой соединен с первым выходом устройства управления, второй выход которого подключен ко второму входу блоков вычисления вероятности отказов, а пятый выход соединен со вторым входом блоков вычисления стоимости, выходы первого и второго из которых соединены соответственно с первым и вторым входом первого сумматора второй группы сумматоров, выход которого подключен к первому входу первого элемента И, выход которого соединен с первым входом первого оперативно-запоминающего устройства второй группы оперативно-запоминающих устройств, выход которого соединен с первым входом j-го (j=2, …, N-2, где N - количество блоков вычисления вероятности отказа, количество блоков вычисления стоимости) сумматора второй группы сумматоров, второй вход которого подключен к выходу m-го (m=3, …, N-1) блока вычисления стоимости, а выход через первый вход j-го (j=2, …, N-2) элемента И - к первому входу j-го (j=2, …, N-2) оперативно-запоминающего устройства второй группы оперативно-запоминающих устройств, выход которого соединен с первым входом j+1-го сумматора второй группы сумматоров, второй вход которого подключен к выходу m+1-го блока вычисления стоимости, а выход через j+1-й элемент И к первому входу j+1-го оперативно-запоминающего устройства второй группы оперативно-запоминающих устройств, выход которого соединен с выходами всех оперативно-запоминающих устройств второй группы оперативно-запоминающих устройств и со вторым входом блока отображения, первый вход которого соединен с выходами всех оперативно-запоминающих устройств первой группы оперативно-запоминающих устройств, второй вход j+1-го (j=2, …, N-2) оперативно-запоминающего устройства первой группы оперативно-запоминающих устройств соединен со вторыми входами всех оперативно-запоминающих устройств и с четвертым выходом устройства управления, а первый вход - со вторым входом j+1-го элемента И и с выходом j+1-го (j=2, …, N-2) компаратора, второй вход которого соединен со вторыми входами всех компараторов и с третьим выходом устройства управления, а первый вход подключен к выходу j+1-го (j=2, …, N-2) сумматора первой группы сумматоров, первый вход которого соединен с выходом j-го (j=2, …, N-2) оперативно-запоминающего устройства первой группы оперативно-запоминающих устройств, первый вход которого соединен с вторым входом j-го элемента И и с выходом j-го компаратора, первый вход которого подключен к выходу j-го (j=2, …, N-2) сумматора первой группы сумматоров, первый вход которого соединен с выходом первого оперативно-запоминающего устройства первой группы оперативно-запоминающих устройств, первый вход которого соединен со вторым входом первого элемента И и с выходом первого компаратора, первый вход которого подключен к выходу первого сумматора первой группы сумматоров, дополнительно введены N блоков учета вероятности отказа коммутационного устройства, состоящих из умножителя и двух сумматоров, один из которых реализует операцию сложения поступающих сигналов, а второй - вычитание, при этом первые входы всех блоков учета вероятности отказа коммутационного устройства подключены к третьему выходу входной наборной панели, а вторые входы - к первым выходам соответствующих блоков вычисления вероятности отказа, выходы первого и второго блоков учета вероятности отказа коммутационного устройства соединены соответственно с первым и вторым входом первого сумматора первой группы сумматоров, выход m-го (m=3, …, N) блока вероятности отказа коммутационного устройства соединен со вторым входом j-го (j=2, …, N-1) сумматора первой группы сумматоров.

Введение в схему устройства N блоков учета вероятности отказа коммутационного устройства позволяет повысить точность определения количества резервных элементов, обеспечивающих заданный уровень надежности системы при ограничении затрат на ее изготовление, с учетом надежности коммутационного устройства, осуществляющего переключение между основными и резервными элементами системы.

Проведенный заявителем анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностями признаков, тождественным всем признакам заявленного устройства для обеспечения определения количества резервных элементов системы, отсутствуют, поэтому полезная модель соответствует условию патентоспособности "Новизна".

Результаты поиска известных решений в данной и смежной областях техники с целью выявления признаков, совпадающих с отличительными от прототипов признаками заявляемой полезной модели, показали, что они не следуют явным образом из уровня техники. Из определенного заявителем уровня техники не выявлена известность влияния предусматриваемых существенными признаками заявленной полезной модели на достижение указанного технического результата. Следовательно, заявленная полезная модель соответствует условию патентоспособности "Изобретательский уровень".

Заявляемая полезная модель поясняется чертежами, на которых показаны:

фиг. 1 - структурная схема устройства для обеспечения определения количества резервных элементов системы;

фиг. 2 - структурная схема блока учета вероятности отказа коммутационного устройства;

фиг. 3 - структурная схема оптимизируемого объекта.

Устройство для обеспечения определения количества резервных элементов системы предназначено для определения количества резервных элементов, обеспечивающих заданный уровень надежности системы при ограничении затрат на ее изготовление, с учетом вероятности отказа коммутационного устройства, осуществляющего переключение между основными и резервными элементами системы. Его структурная схема может быть представлена в нескольких вариантах. В частности, устройство для обеспечения определения количества резервных элементов системы, показанное на фиг. 1, содержит входную наборную панель 1, устройство 2 управления, блоки 3₁, 3₂, …, 3_N вычисления вероятности отказа, блоки 4₁, 4₂, …, 4_N учета вероятности отказа коммутационного устройства, первую 5₁, 5₂, …, 5_N-1 и вторую 8₁, 8₂, …, 8_N-1 группу сумматоров, компараторы 6₁, 6₂, …, 6_N-1, первую 7₁, 7₂, …, 7_N-1 и вторую 10₁, 10₂, …, 10_N-1 группы оперативных запоминающих устройств, элементы И 9₁, 9₂, …, 9_N-1, блок 11 отображения, блоки 12₁, 12₂, …, 12_N вычисления стоимости.

Первые входы всех блоков 3₁, 3₂, …, 3_N вычисления вероятности отказов, блоков 12₁, 12₂, …, 12_N вычисления стоимости и блоков 4₁, 4₂, …, 4_N учета вероятности отказа коммутационного устройства, подключены соответственно к первым, вторым и третьим выходам входной наборной панели 1, вход которой соединен с первым выходом устройства 2 управления, второй выход которого подключен ко вторым входам блоков 3₁, 3₂, …, 3_N вычисления вероятности отказов, а пятый выход соединен со вторыми входами блоков 12₁, 12₂, …, 12_N вычисления стоимости.

Выходы первого 12₁ и второго 12₂ блоков вычисления стоимости соединены соответственно с первым и вторым входом сумматора 8₁, выход которого подключен к первому входу элемента И 9₁, выход которого соединен с первым входом оперативно-запоминающего устройства 10₁, выход которого соединен с первым входом сумматора 8_j (где j=2, …, N-2), второй вход которого подключен к выходу блока 12_m (где m=3, …, N-1) вычисления стоимости, а выход через элемент И 9_j (где j=2, …, N-2) - к первому входу оперативно-запоминающего устройства 10_j (где j=2, …, N-2), выход которого соединен с первым входом сумматора 8_N-1, второй вход которого подключен к выходу блока 12_N вычисления стоимости, а выход через элемент И 9_N-1 - к первому входу оперативно-запоминающего устройства 10_N-1, выход которого соединен с выходами оперативно-запоминающих устройств 10₁, 10₂, …, 10_N-2 и со вторым входом блока отображения 11, первый вход которого соединен с выходами оперативно-запоминающих устройств 7₁, 7₂, …, 7_N-1.

Второй вход оперативно-запоминающего устройства 7_N-1 соединен со вторыми входами всех оперативно-запоминающих устройств и четвертым выходом устройства 2 управления, а первый вход - со вторым входом элемента И 9_N-1 и с выходом компаратора 6_N-1, второй вход которого соединен со вторыми входами всех компараторов 6₁, …, 6_N-1 и с третьим выходом устройства 2 управления, а первый вход подключен к выходу сумматора 5_N-1, первый вход которого соединен с выходом оперативно-запоминающего устройства 7_j (где j=2, …, N-2), первый вход которого соединен со вторым входом элемента И 9_j и с выходом компаратора 6_j (где j=2, …, N-2), первый вход которого подключен к выходу сумматора 5_j (где j=2, …, N-2), первый вход которого соединен с выходом оперативно-запоминающего устройства 7₁, первый вход которого соединен со вторым входом элемента И 9₁ и с выходом компаратора 6₁, первый вход которого подключен к выходу сумматора 5₁.

Вторые входы блоков 4₁, 4₂, …, 4_N учета вероятности отказа коммутационного устройства подключены к первым выходам соответствующих блоков 3₁, 3₂, …, 3_N вычисления вероятности отказа, выходы блоков 4₁ и 4₂ учета вероятности отказа коммутационного устройства соединены соответственно с первым и вторым входом сумматора 5₁, выход блока 4_m (где m=3, …, N) учета вероятности отказа коммутационного устройства соединен со вторым входом сумматора 5_j (где j=2, …, N-1).

Входная наборная панель 1 предназначена для ввода информации, представленной в десятичной системе счисления, является известной и может быть реализована, например, на микросхеме К555ИВ3, представляющей собой шифратор на десять входов и четыре выхода [Перельман, Б.Л. Отечественные микросхемы и зарубежные аналоги: Справочник / Б.Л. Перельман, В.И. Шевелев. - М: НТЦ "Микротех", 1998. - 376 с.].

Устройство 2 управления предназначено для выработки управляющих сигналов с целью реализации требуемого алгоритма преобразования сигнала и может быть реализовано на микропроцессоре TMS 32010, подробно описанном в [Цифровой процессор обработки сигналов TMS 32010 и его применение. Под ред. А.А. Ланнэ. - Л., ВАС, 1990]. Обычно устройство управления представляет собой последовательную логическую схему и может быть синтезировано по известным правилам [Гутников, B.C. Электронные устройства информационно-измерительной техники / B.C. Гутников, В.В. Лопатин и др. - Л., ЛПИ им. Калинина, 1980].

Блоки 3₁…3_N вычисления вероятности отказов предназначены для формирования значений вероятности отказов элементов соответственно 1, …, N типов оптимизируемого объекта при использовании r_k (где k=1…N) резервных элементов k-го типа без учета вероятности отказа коммутационного устройства. Блоки 3₁, …, 3_N вычисления вероятности отказов идентичны и подробно описаны в [Патент РФ на изобретение №2320006, МПК G06F 15/02. Устройство для решения задач оптимизации / Королёв М.В., Шляпцев С.Н., Збиняков А.Н., Косухин. В.М, Кожухов С.А. опубл. 20.03.08, Бюл. №8].

Блоки 4₁, …, 4_N учета вероятности отказа коммутационного устройства предназначены для формирования значений вероятности отказов элементов соответственно 1, …, N типов оптимизируемого объекта при использовании (где k=1…N) резервных элементов k-го типа с учетом надежности коммутационного устройства, осуществляющего переключение (коммутацию) между основными и резервными элементами системы. Блоки 4₁, …, 4_N учета вероятности отказа коммутационного устройства идентичны и их структурная схема может быть представлена в нескольких вариантах. В частности, блок учета вероятности отказа коммутационного устройства, показанный на фиг. 2, состоит из умножителя 13, первого и второго сумматоров 14₁, 14₂, причем сумматор 14₂ предназначен для выполнения операций сложения, а сумматор 14₁ - вычитания чисел, представленных в двоичном коде. Первые входы блоков 4₁, …, 4_N учета вероятности отказа коммутационного устройства соединены с третьим выходом входной наборной панели и является первым входом умножителя 13, а также вторым (инверсным) входом сумматора 14₁, выход которого соединен с первым входом сумматора 14₂. Для реализации операции вычитания чисел на первый вход сумматора 14₁ всегда поступает "1", а на второй вход - инверсный сигнал с первого входа блока учета вероятности отказа коммутационного устройства. Таким образом, при поступлении на первый вход блока учета вероятности отказа коммутационного устройства двоичного сигнала, соответствующего Р_{перекл.}, значение сигнала на его выходе будет 1-Р_перкл.=Q_{перекл.}. Вторые входы блоков 4₁, …, 4_N учета вероятности отказа коммутационного устройства соединены с выходами соответствующих блоков 3₁…3_N вычисления вероятности отказов и являются вторым входом умножителя 13, выход которого соединен со вторым входом сумматора 14₂, выход которого является выходом блока учета вероятности отказа коммутационного устройства.

Блоки 12₁, …, 12_N вычисления стоимости предназначены для формирования значений стоимости элементов соответственно 1, …, N типов оптимизируемого объекта при использовании r_k (где к=1, …, N) резервных элементов k-го типа. Блоки 12₁, …, 12_N вычисления стоимости идентичны и подробно описаны в [Патент РФ на изобретение №2320006, МПК G06F 15/02. Устройство для решения задач оптимизации / Королёв М.В., Шляпцев С.Н., Збиняков А.Н., Косухин. В.М, Кожухов С.А. опубл. 20.03.08, Бюл. №8].

Сумматоры 5₁, …, 5_N-1, 8₁, …, 8_N-1, а также сумматор 14₂ предназначены для выполнения операций сложения, а сумматор 14₁ - вычитания чисел, представленных в двоичном коде. Схемы сумматоров известны, подробно описаны в [Гутников, B.C. Электронные устройства информационно-измерительной техники / B.C. Гутников, В.В. Лопатин и др. - Л., ЛИИ им. Калинина, 1980] и могут быть реализованы на микросхеме К155ИП4 [Батушев, В.А. Микросхемы и их применение. Справочное пособие / В.А. Батушев и др. - М., Радио и связь, 1983].

Компараторы 6₁, …, 6_N-1 предназначены для сравнения значений чисел, представленных в двоичном коде, поступающих с сумматоров 5₁, …, 5_N-1 соответственно и с третьего выхода устройства управления 2. Схема компаратора известна, подробно описана в [Гутников, B.C. Электронные устройства информационно-измерительной техники / B.C. Гутников, В.В. Лопатин и др. - Л., ЛИИ им. Калинина, 1980] и может быть реализована, например, на микросхеме К555СП1 [Шило, В.П. Популярные цифровые микросхемы / В.П. Шило. - М., Радио и связь, 1987].

Элементы И 9₁, …, 9_N-1 предназначены для подачи значения стоимости, поступающих на первый вход с выходов сумматоров 8₁, …, 8_N-1 соответственно, при наличии сигнала на втором входе. Схема элемента И известна, подробно описана в [Гутников, B.C. Электронные устройства информационно-измерительной техники / B.C. Гутников, В.В. Лопатин и др. - Л., ЛПИ им. Калинина, 1980] и может быть реализована на микросхеме КР1561 ЛИ2 [Шило, В.П. Популярные цифровые микросхемы / В.П. Шило. - М., Радио и связь, 1987].

Первая 7₁, 7₂, …, 7_N-1 и вторая 10₁, 10₂, …, 10_N-1 группы оперативных запоминающих устройств предназначены для хранения результатов вычислений. Схемы ОЗУ известны и описаны, например, в [Вениаминов, В.Н. Микросхемы и их применение / В.Н. Вениаминов, О.Н. Лебедев, А.И. Мирошниченко. - М.: Радио и связь, 1989. - с. 146, рис. 5.2]. В частности, ОЗУ может быть реализовано на микросхемах К565 серии.

Блок 11 отображения предназначен для индикации оптимальных значений вероятности безотказной работы, стоимости и количества используемых резервных элементов каждого типа. Схема устройства известна, подробно описана в [Токхейм, Р. Основы цифровой электроники: пер. с англ. / Р. Токхейм. - М., Мир, 1988] и может быть реализована, например, на микросхеме К514ИД2 и семисегментном индикаторе АЛ 305А.

Умножитель 13 предназначен для выполнения операций умножения чисел, представленных в двоичном коде. Схемы умножителей известны, подробно описаны в [Токхейм, Р. Основы цифровой электроники: пер. с англ. / Р. Токхейм. - М., Мир, 1988] и могут быть реализованы на микросхемах К155ИП4 [В.П. Шило. Популярные цифровые микросхемы. - М., Радио и связь, 1987].

Переключатель 16 резервных элементов предназначен для подключения резервных элементов соответствующего типа в момент отказа резервируемых элементов. Схема устройства известна, подробно описана в [Токхейм, Р. Основы цифровой электроники: пер. с англ. / Р. Токхейм. - М., Мир, 1988] и может быть реализована, например, на микросхеме К514ИД2.

На первом этапе работы устройства для обеспечения определения количества резервных элементов системы одновременно со второго и пятого выходов устройства 2 управления управляющие сигналы поступают соответственно на вторые входы блоков 3₁, 3₂ вычисления вероятности отказа и блоков 12₁, 12₂ вычисления стоимости. Причем значение частоты управляющего сигнала, поступающего на вход блока 3₂ вычисления вероятности отказа и блока 12₂ вычисления стоимости выше в три раза, чем на входы блока 3₁ вычисления вероятности отказа и блока 12₁ вычисления стоимости.

С поступлением управляющих сигналов со второго выхода устройства 2 управления на вторые входы блоков 3₁ и 3₂ вычисления вероятности отказа и значений вероятности отказов q₁ элемента первого типа и q₂ элемента второго типа с первого выхода входной наборной панели 1 на первые входы соответственно блоков 3₁ и 3₂ вычисления вероятности отказа, в данных блоках происходит вычисление значений вероятности отказа оптимизируемого объекта при резерве элементов первого и второго типов r=0, r=1 и r=2. Работа блоков 3₁, 3₂, …, 3_m, …, 3_N вычисления вероятности отказа идентична и подробно описана в [Патент РФ на изобретение №2320006, МПК G06F 15/02. Устройство для решения задач оптимизации / Королёв М.В., Шляпцев С.Н., Збиняков А.Н., Косухин. В.М, Кожухов С.А. опубл. 20.03.08, Бюл. №8].

С поступлением управляющих сигналов с пятого выхода устройства 2 управления на вторые входы блоков 12₁ и 12₂ вычисления стоимости и значений стоимости элементов первого и второго типов C₁ и С₂ со второго выхода входной наборной панели 1 на первые входы блоков 12₁ и 12₂ вычисления стоимости соответственно, в данных блоках происходит вычисление значений стоимости оптимизируемого объекта при резерве элементов первого и второго типов r=0, r=1 и r=2. Работа блоков 12₁, 12₂, …, 12_m, …, 12_N вычисления стоимости идентична и подробно описана в [Патент РФ на изобретение №2320006, МПК G06 F15/02. Устройство для решения задач оптимизации / Королёв М.В., Шляпцев С.Н., Збиняков А.Н., Косухин. В.М, Кожухов С.А. опубл. 20.03.08, Бюл. №8].

Значения вероятности отказов

с выхода блока 3₁ вычисления вероятности отказа последовательно поступают на второй вход блока 4₁ учета вероятности отказа коммутационного устройства, на первый вход которого с третьего выхода входной наборной панели 1 поступает значение вероятности отказа коммутационного устройства (переключателя резервных элементов) Р_{перекл.} Значения вероятности отказов

с выхода блока 3₂ вычисления вероятности отказа последовательно поступают на второй вход блока 4₂ учета вероятности отказа коммутационного устройства, на первый вход которого с третьего выхода входной наборной панели 1 поступает значение вероятности отказа коммутационного устройства Р_{перекл.} Работа блоков 4₁, 4₂, …, 4_m, …, 4_N учета вероятности отказа коммутационного устройства идентична, поэтому рассмотрим их работу на примере блока 4₁ учета вероятности отказа коммутационного устройства, показанного на фиг. 2.

Уточненные значения вероятности отказов q1,

с выхода блока 4₁ учета вероятности отказа коммутационного устройства последовательно поступают на первый вход сумматора 5₁, на второй вход которого поступают последовательно уточненные значения вероятности отказов q2,

с выхода блока 4₂ учета вероятности отказа коммутационного устройства, с выхода сумматора 5₁ поступают последовательно значения q₁, q₁+q₂,

на первый вход компаратора 6₁, на второй вход которого поступает заданное значение вероятности отказа с третьего выхода устройства 2 управления. Компаратор 6₁ пропускает на свой выход только те значения вероятности отказа с первого входа, которые меньше q_зад, данные значения вероятности отказа с выхода компаратора 6₁ поступают на второй вход элемента И 9₁ и на первый вход оперативно-запоминающего устройства 7₁, на второй вход которого поступает команда "Запись" с четвертого выхода устройства 2 управления. По команде "Считывание" с четвертого выхода устройства 2 управления значения вероятности отказов с выхода оперативно-запоминающего устройства 7₁ поступают на первый вход блока 11 отображения и на первый вход сумматора 5_j.

На j-м этапе работы устройства для обеспечения определения количества резервных элементов системы на второй вход сумматора 5_j с блока 3_m вычисления вероятности отказа поступают последовательно значения вероятности отказов элемента m-го типа q_m,

при r=0, r=1, r=2 соответственно, причем информация, поступающая на второй вход сумматора 5_j, следует с частотой в три раза больше, чем на его первый вход. С выхода сумматора 5_j суммарные значения вероятности отказов поступают на первый вход компаратора 6_j, на второй вход которого поступает значение q_зад с третьего выхода устройства 2 управления. С выхода компаратора 6_j значения вероятности отказов, величина которых меньше q_зад, поступают на второй вход элемента И 9_j и на первый вход оперативно-запоминающего устройства 7_j, в котором осуществляется запись значений вероятности отказов по команде "Запись" с четвертого выхода устройства 2 управления. По команде "Считывание" с четвертого выхода устройства 2 управления сигналы из оперативно-запоминающего устройства 7_j поступают на первый вход сумматора 5_N-1 и на первый вход блока 11 отображения.

На N-1 этапе работы устройства для обеспечения определения количества резервных элементов системы на второй вход сумматора 5_N-1 с блока 3_N вычисления вероятности отказа поступают последовательно значения вероятности отказов элемента N-го типа q_N,

при r=0, r=1, r=2 соответственно, причем информация, поступающая на второй вход сумматора 5_N-1, следует с частотой в три раза больше, чем на его первый вход. С выхода сумматора 5_N-1 суммарные значения вероятности отказов поступают на первый вход компаратора 6_N-1, на второй вход которого поступает значение q_зад с третьего выхода устройства 2 управления. С выхода компаратора 6_N-1 значения вероятности отказов, величина которых меньше q_зад, поступают на второй вход элемента И 9_N-1 и на первый вход оперативно-запоминающего устройства 7_N-1, в котором осуществляется запись значений вероятности отказов по команде "Запись" с четвертого выхода устройства 2 управления. По команде "Считывание" с четвертого выхода устройства 2 управления сигналы из оперативно-запоминающего устройства 7_j поступают на первый вход сумматора 5_N-1 и на первый вход блока 11 отображения.

Таким образом, за N-1 этап осуществляется определение оптимального значения вероятности отказа устройства для обеспечения определения количества резервных элементов системы при наличии в схеме оптимизируемого объекта (фиг. 3) элементов N типов.

Определение оптимального значения стоимости устройством для обеспечения определения количества резервных элементов системы осуществляется также за N-1 этап.

На первом этапе работы устройства для обеспечения определения количества резервных элементов системы значения стоимости элементов первого и второго типов с выхода блоков 12₁ и 12₂ вычисления стоимости соответственно поступают на первый и второй входы сумматора 8₁, где осуществляется их сложение. С выхода сумматора 8₁ суммарные значения стоимости элементов первого и второго типов поступают на первый вход элемента И 9₁, на второй вход которого поступают суммарные значения вероятности отказов элементов первого и второго типов, величина которых меньше, чем q_зад. В результате на выходе элемента И 9₁ появляются значения стоимости тех элементов, которые имеют величины вероятности отказа меньше, чем q_зад. Данные значения стоимости элементов первого и второго типов поступают с выхода элемента И 9₁ на первый вход оперативно-запоминающего устройства 10₁. Запись значений стоимости элементов первого и второго типов в оперативно-запоминающее устройство 10₁ осуществляется при поступлении на его второй вход команды "Запись" с четвертого выхода устройства 2 управления. По команде "Считывание" с четвертого выхода устройства 2 управления значения стоимости элементов первого и второго типов с выхода оперативно-запоминающего устройства 10₁ поступают на второй вход блока 11 отображения и на первый вход сумматора 8_j.

На j-м этапе работы устройства для обеспечения определения количества резервных элементов системы на второй вход сумматора 8_j с блока 12_m вычисления стоимости поступают значения стоимости элементов m-го типа C_m, 2C_m, 3C_m при r=0, r=1, r=2 соответственно, причем информация, поступающая на второй вход сумматора 8_j, следует с частотой в три раза больше, чем на его первый вход. С выхода сумматора 8_j суммарные значения стоимости поступают на первый вход элемента И 9_j, на второй вход которого поступают суммарные значения вероятности отказов элементов m-типов, величина которых меньше, чем q_зад. В результате на выходе элемента И 9_j появляются значения стоимости тех элементов, которые имеют величины вероятности отказов меньше, чем q_зад. Данные значения стоимости элементов m-типов поступают с выхода элемента И 9_j на первый вход оперативно-запоминающего устройства 10_j. Запись значений стоимости элементов m-типов в оперативно-запоминающее устройство 10_j осуществляется при поступлении на его второй вход команды "Запись" с четвертого выхода устройства 2 управления. По команде "Считывание" с четвертого выхода устройства 2 управления значения стоимости элементов m типов с выхода оперативно-запоминающего устройства 10_j поступают на второй вход блока 11 отображения и на первый вход сумматора 8_N-1.

На N-1 этапе работы устройства для обеспечения определения количества резервных элементов системы на второй вход сумматора 8_N-1 поступают с блока 12_N вычисления стоимости значения стоимости элементов N-го типа C_N, 2C_N, 3C_N при r=0, r=1, r=2 соответственно, причем информация, поступающая на второй вход сумматора 8_N-1, следует с частотой в три раза больше, чем на его первый вход. С выхода сумматора 8_N-1 суммарные значения стоимости поступают на первый вход элемента И 9_N-1, на второй вход которого поступают суммарные значения вероятности отказов элементов N типов, величина которых меньше, чем q_зад. В результате на выходе элемента И 9_N-1 появляются значения стоимости тех элементов, которые имеют величины вероятности отказов меньше, чем q_зад. Данные значения стоимости элементов типов поступают с выхода элемента И 9_N-1 на первый вход оперативно-запоминающего устройства 10_N-1. Запись значений стоимости элементов N типов в оперативно-запоминающее устройство 10_N-1 осуществляется при поступлении на его второй вход команды "Запись" с четвертого выхода устройства 2 управления. По команде "Считывание" с четвертого выхода устройства 2 управления значения стоимости элементов N типов с выхода оперативно-запоминающего устройства 10_N-1 поступают на второй вход блока 11 отображения.

Достижение результата и доказательство решения технической проблемы поясним на примере структурной схемы оптимизируемого объекта (фиг. 3).

На практике при работе устройства для обеспечения определения количества резервных элементов системы при резервировании переключатель 16, производящий подключение резервных элементов, в момент отказа резервируемых элементов может находиться в одном из двух возможных состояний - работоспособном и неработоспособном (с вероятностью Р_{перекл. работ.} и Р_{перекл. неработ.} соответственно).

В первом случае переключатель находится в работоспособном состоянии, и в случае отказа любого из основных элементов своевременно производит переключение с основного элемента на резервный, при этом вероятность отказа резервируемой системы в целом рассчитывается тем же способом и по тем же формулам, что и в устройстве-прототипе (q_1,2,3).

Во втором случае переключатель неработоспособен, и поэтому в случае отказа любого из основных элементов переключение с основного элемента на резервный не производится, при этом из-за отсутствия резервирования вероятность отказа резервируемой системы в целом будет равна единице.

Оба данных возможных события (нахождение переключателя как в работоспособном, так и в неработоспособном состоянии) являются независимыми, несовместными и образуют полную группу событий, а вероятность безотказной работы резервируемой системы Р_рез в общем виде рассчитывается по т.н. формуле полной вероятности [Гмурман, В.Е. Теория вероятностей и математическая статистика: Учебник. - М: Юрайт, 2016. - 479 с.]:

Для описанного в данной заявке примера расчета, т.е. при двух возможных состояниях переключателя (работоспособном и неработоспособном) и использовании резервных элементов трех типов для вычисления вероятности безотказной работы резервируемой системы Р_рез данная формула (1) будет иметь следующий вид:

где P_{1,2,3/при работ. перекл..} - вероятность безотказной работы резервируемой системы в целом (при использовании резервных элементов трех различных типов), рассчитанная для случая, когда переключатель находится в работоспособном состоянии;

P_{1,2,3/при неработ. перекл.} - вероятность безотказной работы резервируемой системы, рассчитанная для случая, когда переключатель находится в неработоспособном состоянии,

а все остальные обозначения соответствуют ранее введенным.

Формула для расчета вероятности отказа резервируемой системы Q_рез в данном случае будет иметь схожий вид:

где q_{1,2,3/при работ. перекл..} - вероятность отказа резервируемой системы в целом (при использовании резервных элементов трех различных типов), рассчитанная для случая, когда переключатель находится в работоспособном состоянии;

q_{1,2,3/при неработ. перекл.} - вероятность отказа резервируемой системы, рассчитанная для случая, когда переключатель находится в неработоспособном состоянии,

а все остальные обозначения также соответствуют ранее введенным.

С учетом того, что при возникновении отказа переключателя вероятность отказа резервируемой системы в целом из-за невозможности своевременного подключения резервного элемента будет равна единице, данная зависимость может быть записана в следующем упрощенном виде:

Для оценки выигрыша (повышения точности оценки), достигаемого при использовании предлагаемого в данной заявке устройства, приведем примеры расчета оптимального числа резервных элементов системы двумя возможными способами - при помощи устройства-прототипа и при помощи заявленного устройства. При этом для обоих примеров расчета будут использованы одни и те же исходные данные, взятые из описания прототипа: показатели надежности в виде вероятностей отказа элементов каждого типа и их стоимость, приходящиеся на один элемент, приведенные в таблице 1.

Из условия примера видно, что в качестве целевой функции F рассматривается суммарная стоимость резервируемого устройства, т.е. F=C. Оптимальному решению будет соответствовать условие минимума F. Технико-экономическим показателем, не вошедшим в целевую функцию F, является уровень надежности резервируемого устройства. В этом качестве рассматривается вероятность отказа устройства, причем должно выполняться условие q≤0,025. При реализации устройством метода динамического программирования на первом шаге в анализ включаем элементы первого и второго типов. Далее рассматривают варианты решений, построенных из элементов первого и второго типов, и строят соответственно таблицы 2.1 (при расчете при помощи устройства-прототипа) и 2.2 (при расчете при помощи заявляемого устройства).

В ячейках таблиц 2.1, 2.2 информация, записанная в виде простой дроби, означает следующее:

числитель - суммарная вероятность отказа элементов первого и второго типов с учетом резервирования (q_1,2 - для таблицы 2.1 и

- для таблицы 2.2);

знаменатель - суммарная стоимость элементов первого и второго типов с учетом резервирования, C_1,2.

Значения q_1,2,

и C_1,2 рассчитаны по формулам:

- для таблицы 2.1;

- для таблицы 2.2;

С_1,2=C₁(1+r₁)+С₂(1+r₂) - для обеих таблиц,

где r₁, r₂ - количество резервных элементов соответственно первого и второго типов.

Для расчета использовались значения вероятностей нахождения переключателя в работоспособном и неработоспособном состоянии: P_{перекл. раб.} = 0,99 и P_{перекл. нераб.} = 0,01 соответственно.

Из таблицы 2.1 видно, что в анализ на втором шаге следует включить ячейки (ситуации), помеченные знаками "*". Каждая из этих ситуаций на втором шаге будет рассматриваться как одна компонента.

Аналогичный вывод можно сделать и для таблицы 2.2: в данном случае для анализа на втором шаге выбираются ситуации, помеченные знаками "**".

На втором шаге в анализ включаем элемент третьего типа и снова рассматриваем компоненты, а именно: совместное решение по элементам первого и второго типов и элемент третьего типа. Затем по аналогии с предыдущим случаем строим новые таблицы с учетом отмеченных двух компонент (таблицы 3.1 и 3.2).

Информация, представленная в таблицах 3.1 и 3.2, получена с использованием формул:

- для таблицы 3.1;

- для таблицы 3.2 в соответствии с формулой (4);

C_1,2,3=C_1,2+C₃(1+r₃) - для обеих таблиц.

Из таблицы 3.1 видно, что при расчете с помощью устройства-прототипа оптимальному решению для данного примера отвечает ситуация r₁=2, r₂=1, r₃=2. При этом суммарная стоимость резервируемого устройства составляет 32 усл. единицы, а вероятность отказа q=0,021.

Однако при расчете с помощью прототипа не была учтена вероятность возможного отказа переключателя. С учетом же данной вероятности (при расчете при помощи заявляемого устройства) в той же ситуации (r₁=2, r₂=1, r₃=2) вероятность отказа будет равна q=0,03116125, т.е. не будет удовлетворять предъявляемым к ней требованиям, и найденное при помощи устройства-прототипа решение не будет являться оптимальным.

Относительная ошибка (неточность) оценки при этом будет равна величине разности между истинным и ошибочным значением вероятности отказа системы, отнесенной к истинному значению вероятности отказа, и будет равна 0,03116125-0,021/0,03116125=0,326=32,6%.

В таблице 3.2 показано, что при расчете с помощью заявляемого устройства искомым оптимальным решением будет являться ситуация r₁=2, r₂=2, r₃=2. При этом суммарная стоимость резервируемого устройства составляет 36 усл. единиц, а вероятность отказа q=0,02225125 (заданное условие q≤0,025 выполняется).

Таким образом, введение в схему устройства N блоков учета вероятности отказа коммутационного устройства позволяет повысить точность определения оптимального числа резервных элементов, обеспечивающих заданный уровень надежности системы при ограничении затрат на ее изготовление, с учетом надежности коммутационного устройства, осуществляющего переключение (коммутацию) между основными и резервными элементами системы.

Claims

Устройство для обеспечения определения количества резервных элементов системы, содержащее устройство управления, входную наборную панель, блоки вычисления вероятности отказа, блоки вычисления стоимости, первую и вторую группы сумматоров, компараторы, первую и вторую группы оперативных запоминающих устройств, элементы И и блок отображения, при этом первые входы всех блоков вычисления вероятности отказов и блоков вычисления стоимости подключены соответственно к первым и вторым выходам входной наборной панели, вход которой соединен с первым выходом устройства управления, второй выход которого подключен к второму входу блоков вычисления вероятности отказов, а пятый выход соединен с вторым входом блоков вычисления стоимости, выходы первого и второго из которых соединены соответственно с первым и вторым входом первого сумматора второй группы сумматоров, выход которого подключен к первому входу первого элемента И, выход которого соединен с первым входом первого оперативно-запоминающего устройства второй группы оперативно-запоминающих устройств, выход которого соединен с первым входом j-го (j=2, …, N-2, где N - количество блоков вычисления вероятности отказа, количество блоков вычисления стоимости) сумматора второй группы сумматоров, второй вход которого подключен к выходу m-го (m=3, …, N-1) блока вычисления стоимости, а выход через первый вход j-го (j=2, …, N-2) элемента И - к первому входу j-го (j=2, …, N-2) оперативно-запоминающего устройства второй группы оперативно-запоминающих устройств, выход которого соединен с первым входом j+1-го сумматора второй группы сумматоров, второй вход которого подключен к выходу m+1-го блока вычисления стоимости, а выход через j+1-й элемент И к первому входу j+1-го оперативно-запоминающего устройства второй группы оперативно-запоминающих устройств, выход которого соединен с выходами всех оперативно-запоминающих устройств второй группы оперативно-запоминающих устройств и со вторым входом блока отображения, первый вход которого соединен с выходами всех оперативно-запоминающих устройств первой группы оперативно-запоминающих устройств, второй вход j+1-го (j=2, …, N-2) оперативно-запоминающего устройства первой группы оперативно-запоминающих устройств соединен со вторыми входами всех оперативно-запоминающих устройств и с четвертым выходом устройства управления, а первый вход - со вторым входом j+1-го элемента И и с выходом j+1-го (j=2, …, N-2) компаратора, второй вход которого соединен со вторыми входами всех компараторов и с третьим выходом устройства управления, а первый вход подключен к выходу j+1-го (j=2, …, N-2) сумматора первой группы сумматоров, первый вход которого соединен с выходом j-го (j=2, …, N-2) оперативно-запоминающего устройства первой группы оперативно-запоминающих устройств, первый вход которого соединен с вторым входом j-го элемента И и с выходом j-го компаратора, первый вход которого подключен к выходу j-го (j=2, …, N-2) сумматора первой группы сумматоров, первый вход которого соединен с выходом первого оперативно-запоминающего устройства первой группы оперативно-запоминающих устройств, первый вход которого соединен со вторым входом первого элемента И и с выходом первого компаратора, первый вход которого подключен к выходу первого сумматора первой группы сумматоров, отличающееся тем, что дополнительно введены N блоков учета вероятности отказа коммутационного устройства, состоящих из умножителя и двух сумматоров, один из которых реализует операцию сложения поступающих сигналов, а второй - вычитание, при этом первые входы всех блоков учета вероятности отказа коммутационного устройства подключены к третьему выходу входной наборной панели, а вторые входы - к первым выходам соответствующих блоков вычисления вероятности отказа, выходы первого и второго блоков учета вероятности отказа коммутационного устройства соединены соответственно с первым и вторым входом первого сумматора первой группы сумматоров, выход m-го (m=3, …, N) блока учета вероятности отказа коммутационного устройства соединен со вторым входом j-го (j=2, …, N-1) сумматора первой группы сумматоров.