RU1817031C - Устройство дл измерени среднеквадратического значени напр жени - Google Patents

Abstract

Использование: изобретение относитс  к электроизмерительной технике и может быть использовано в вольтметрах переменного напр жени  и мультиметрах дл  измерени  напр жени  сигналов с большим коэффициентом амплитуды. Сущность изобретени : устройство содержит 3 ключа 1, 2, 14, линейный преобразователь 3 напр жени  переменного тока в посто нное, вход которого соединен с выходом ключа 1, аналоговый запоминающий блок 4, вход которого соединен через ключ 2 с выходом преобразовател  3, выход блока 4 через делитель напр жени  5 соединен с вторым входом ключа 1, аналого-цифровой преобразователь 6, управл ющий вход которого через элемент ИЛИ 7 соединен с трем  выходами блока 8 задержек, три регистра 9,10, 11 пам ти, выходы которых соединены соответственно с первыми входами цифрового умножител  12, цифрового делител  13 и с вторым входом умножител  12, источник образцового напр жени  15, блок пороговых элементов 16, дешифратор 17, блок триггеров 18, блок ключей 19, блок усилителей 20, блок амплитудных детекторов 21.5 ил. ел С

Description

Изобретение относитс  к электроизмерительной технике и предназначено дл  цифрового измерени  среднеквадратиче- ского значени  (СКЗ) переменного напр жени  сигналов с большим коэффициентом амплитуды,

Цель изобретени  - повышение точности измерений напр жений с большим коэффициентом амплитуды.

Сущность изобретени  заключаетс  в предварительном нормировании входного сигнала по амплитуде вновь введенными блоками так, чтобы сигнал, подаваемый на вход линейного преобразовател  напр жени  переменного тока в посто нное, всегда бы превышал половину шкалы допустимых амплитуд на его входе.

Такое нормирование входного сигнала позвол ет проводить измерение СКЗ напр жени  в более верхней части диапазона из- мерени , в которой у линейного преобразовател  напр жени  переменного тока в посто нное гарантируетс  большее петлевое усиление и больша  за счет этого стабильность и точность показаний, больша  разрешающа  способность.

На фиг. 1 приведена структурна  схема предложенного устройства, которое содержит первый 1 и второй 2 ключи, линейный преобразователь напр жени  переменного тока в посто нное 3, вход которого соединен с выходом первого ключа 1, аналоговый запоминающий блок 4, вход которого соединен через второй ключ 2 с выходом линейного преобразовател  напр жени 

00

VJ

о ы

переменного тока в посто нное 3, а выход блока 4 через делитель напр жени  5 соединен с вторым входом первого ключа 1, ана- лого-цифровой преобразователь 6, управл ющий вход которого через элемент ИЛИ 7 соединен с первым, вторым и третьим выходами блока задержек 8, первый 9, второй 10 и третий 11 регистры пам ти, информационные входы которых соединены с выходом аналого-цифрового преобразовател  б, управл ющие входы соединены соответственно с четвертым, п тым и дев тым выходами блока задержек 8, а выходы регистров пам ти 9, 10 и 11 соединены соответ- ственн о с первым входом цифрового умножител  12, первым входом цифрового делител  13 и с вторым входом цифрового умножител  12, входы которого соединены с вторым информационным входом цифрового делител  13, третий управл ющий вход которого соединен с седьмым выходом блока задержек 8, первый выход блока 13 соединен с первым входом блока 8, второй вход которого  вл етс  входом ПУСК, двенадцатый выход блока задержек 8 соединен с клеммой устройства КОНЕЦ ИЗМЕРЕНИЯ, шестой выход блока задержек 8 соединен с управл ющими входами первого 1 и второго 2 ключей, а восьмой выход блока задержек 8 соединен с управл ющим входом третьего ключа 14, первый вход которого соединен с выходом блока 3, второй вход - с выходом блока 5, а выход - с входом аналого-цифрового преобразовател  6, источник образцового напр жени  15, выход которого соединен с первым входом блока пороговых элементов 16, выход которого соединен через дешифратор 17 с первым входом блока триггеров 18, второй вход которого соединен с дес тым выходом блока задержек 8, а выход блока триггеров 18 соединен с четвертым входом цифрового делител  13 и первым входом блока ключей 19, выход которого соединен с первым входом первого ключа 1, второй вход блока ключей 19 соединен с первым выходом блока усилителей 20, вход которого соединен с входной клеммой устройства, а выход блока усилителей 20 через блок амплитудных детекторов 21 соединен с вторым входом блока пороговых элементов 16, одиннадцатый выход блока задержек 8 соединен с п тым входом цифрового делител  13, причем цифровой делитель 13 содержит два мультиплексора 22 и 23, дешифратор 24, делитель 25, два регистра 26 и 27, два элемента задержки 28 и 29, первые входы первого 22 и второго 23 мультиплексоров  вл ютс  вторым и первым входами цифрового делител  13, вход дешифратора 24  вл етс  четвертым входом

цифрового делител , выходдешифратора 24 соединен с вторым входом второго мультиплексора 23, третий вход второго мультиплексора 23  вл етс  п тым входом

5 цифрового делител  13 и соединен с входами первого 28 и второго 29 элементов задержки и третьим входом первого мультиплексора 22, выход которого соединен с первым входом делител  25, выход

10 второго мультиплексора 23 соединен с вторым входом делител  25, выход которого соединен с первыми входами первого 26 и второго 27 регистров, выход первого элемента задержки 28 соединен с вторым вхо15 дом первого регистра 26, выход которого соединен со вторым входом первого мультиплексора 22, выход второго элемента задержки 29 соединен со вторым входом второго регистра 27, выход которого  вл етс  выхо20 дом цифрового делител  13.

Устройство дл  измерени  среднеквад- ратического значени  напр жени , представленное на фиг.1, работает следующим образом.

25 На второй вход блока задержек 8 подаетс  сигнал ПУСК, от воздействи  которого производитс  общий сброс и включаетс  задержка в блоке 8 на врем  нормировани  сигнала по амплитуде, в течение которой

30 работают блоки 15...21. Входной сигнал Ux подаетс  на входы усилителей блока 20, а с их выхода на входы амплитудных детекторов 21 и ключей 19. При этом все ключи в блоке 19 заперты. В блоке амплитудных де35 текторов 21 по каждому каналу определ етс  экстремумы входного сигнала и посто нные напр жени , соответствующие определенным экстремумам, поступают на вторые входы блока пороговых элементов

40 16, а на первые входы блока 16 поступает напр жение, равное максимальному значению амплитуды сигнала на входе, блока 3.

В зависимости от поданного на вход устройства напр жени  часть усилителей в

45 блоке 20 может перегрузитьс . В работе устройства при измерении 1)х должен участвовать не перегруженный усилитель, выходное напр жение которого по амплитуде будет наибольшим. Дл  осуществлени 

50 логической операции определени  наибольшего по амплитуде напр жени  после блока амплитудных детекторов 21 включены блок пороговых элементов 16, дешифратор 17 и блок триггеров 18, которые работают следу55 ющим образом. В случае, если срабатывают все пороговые элементы в блоке 16 (вход Ux перегружен), дешифратор 17 выдает такой сигнал, что ни один триггер в блоке 18 и ни один ключ в блоке 19 не переключитс , а в устройстве может быть зафиксирован сигнал перегрузки входа. В других случа х, когда хот  бы одно пороговое устройство не сработает, дешифратор выдел ет канал усилени  с наибольшим сигналом, наход щимс  в линейной области работы.блока 3, и включает один из триггеров в блоке 18 и соответствующий ему ключ в блоке 19.

Коэффициенты усилени  Кус каждого канала в блоке 20 известен, и его код NKyc снимаетс  из блока триггеров 18 и подаетс  на четвертый вход блока делени  13, в котором из позиционного декодируетс  в двоичный . Перед измерением входного сигнала их на входе блока 3 устанавливаетс  напр жение Kyc Ux. От заднего фронта импульса нбрмировани  входного сигнала в блоке 8 формируетс  импульс первого запуска ана- лого-цифрового преобразовател  б, который с первого выхода блока 8 через блок 7е поступает в блок 6. При этом в течение первого цикла измерени  контакты ключей 1, 2 и 14 наход тс  в положении, указанном на фиг.1. С задержкой на врем  аналого-циф- рового преобразовани  с четвертого выхода блока 8 следует сигнал записи кода NI в первый регистр пам ти 9.

В течение времени первого цикла напр жение Ui отслеживаетс  аналоговым запоминающим блоком 4, так как ключ 2 замыкает вход блока 4 с выходом преобразовател  3. Второй цикл измерени  начинаетс  с того, что от заднего фронта импульса записи кода в регистр пам ти 9 в блоке задержек 8 формируютс  сигналы.на шестом и восьмом выходах, которые одновременно переключают ключи 1, 2 и 14, При этом блок 4 запоминает напр жение Ui после преобразовани  напр жени  Kyc Ux блоком 3. Из напр жени  Ui делителем 5 формируетс  напр жение Уз, которое подаетс  на входы преобразователей 3 и 6. С второго выхода блока 8 через блок 7 следует сигнал запуска аналого-цифрового преобразовател  6 на преобразование напр жени  Уз. С задержкой на врем  аналого-цифрового преобразовани  с дев того выхода блока 8 следует сигнал записи кода NS в третий регистр пам ти 11. После записи кода NS в регистр пам ти 11 на восьмом выходе блока 8 измен етс  управл ющий потенциал и третий ключ 14 переключател  в исходное положение , подключа  на вход блока 6 выходной зажим преобразовател  3.

К этому моменту на выходе преобразовател  3 устанавливаетс  напр жение IJ2. На третьем цикле блок 8 формирует на третьем выходе сигнала запуска аналого- цифрового преобразовател  6, который через блок 7 подаетс  на его управл ющий

вход и запускает его. С задержкой на врем  аналого-цифрового преобразовани  с п того выхода блока 8 следует сигнал записи кода N2 во второй регистр пам ти 10. Далее

устройство переходит к цифровой обработке результатов измерени ,

Цифровой умножитель 12 перемножает коды NI и N3, произведение которых поступает на второй вход цифрового делител  13

как делимое,

На вход цифрового делител  13 приходит код N2 в качестве делител . С одиннадцатого выхода блока задержек 8 на п тый вход цифрового делител  13 приходит сигнал , который управл ет мультиплексорами 22 и 23 так, что на входы делител  25 приход т коды Мг№ и N2. С выхода 7 блока 8 приходит сигнал делени  этих кодов в блок 25 (сигнал приходит на третий вход блока

13). Код результата делени  записываетс  в регистр 26 блока 13 по сигналу с элемента задержки 28, срабатывающего от переднего фронта сигнала переключени  мультиплексоров 22 и 23.

От импульса конца первого делени , приход щего из блока 25 с первого выхода блока 13 на первый вход блока задержек 8, формируетс  сигнал, переключающий мультиплексор 22 и 23 блока 13, которые результат предыдущего делени  NiN3/N2 подают в делитель 25 в качестве делимого, а в качестве делител  подаетс  код NKyc с дешифратор ра 24.

С седьмого выхода блока 8 через третий

вход блока 13 на блок 25 приходит сигнал начала делени  в результате чего вычисл етс  результат измерени  напр жени  Ux

Nx

N1 N3

N

кус

N2

который по сигналу от элемента задержки 29 записываетс  в регистр 27 блока 13. Код NX поступает с второго выхода блока 13

на выход устройства. Элемент задержки 29 срабатывает от заднего фронта импульса переключени  мультиплексоров 22 и 23.

С первого выхода блока 13 на первый вход блока 8 следует импульс окончани 

второго делени . От заднего фронта этого импульса формируетс  сигнал КОНЕЦ ИЗМЕРЕНИЯ , который с двенадцатого выхода блока 8 поступает на выход устройства. Импульс КОНЕЦ ИЗМЕРЕНИЯ сопровождает результат измерени  Nx и позвол ет записать этот код во внешнее устройство на индикацию и регистрацию. В отличие от основного устройства в предложенном после конца измерени  не формируетс  задержка времени на установление напр жени  на выходе блока 3. Эта задержка формируетс  в предложенном устройстве после определени  кода Мкус в блоке 8.

Итак, предложенное устройство позвол ет с высокой точностью измер ть напр жени  с большим коэффициентом амплитуды. Точность достигаетс  тем, что измерительные узлы устройства работают при максимально возможных уровн х сигналов независимо от величины коэффициента амплитуды и измер емого напр жени . В устройстве не может быть перегрузки блоков по напр жению и огра- ничени-  амплитуды сигнала, привод щей к возрастанию погрешности.

Claims (1)

1. Формула изобретени  Устройство дл  измерени  средне- квадратического значени  напр жени  по авт.св.№ 1758568, отличающеес  тем, что, с целью повышени  точности измерений напр жений с большим коэффициентом амплитуды, в него введены блок усилителей, блок амплитудных детекторов, блок пороговых элементов, блок ключей, блок триггеров , дешифратор и источник образцового напр жени , выход которого соединен с первым входом блока пороговых элементов, выходы которого соединены через дешифратор с первыми входами блока триггеров, второй вход которого соединен с дес тым выходом блока задержек, а выход блока триггеров соединены с четвертыми входами цифрового делител  и первыми входами

   блока ключей, выход которого соединен с первым входом первого ключа, первые выходы блока усилителей соединены с вторыми входами блока ключей, вход блока усилителей - с входной клеммой устройства, а вторые выходы блока усилителей через блок амплитудных детекторов соединены с вторыми входами блока пороговых элементов , одиннадцатый выход блока задержек соединен с п тым входом цифрового делител , причем цифровой делитель содержит два мультиплексора, дешифратор, делитель , два регистра, два элемента задержки, первые входы первого и второго мульти- 5 плексоров  вл ютс  вторым и первым вхо- дами цифрового делител , вход дешифратора  вл етс  четвертым входом цифрового делител , выход дешифратора соединен с вторым входом второго мульти- 0 плексора, третий вход второго мультиплексора  вл етс  п тым входом цифрового делител  и соединен с входами первого и второго элементов задержки и третьим входом первого мультиплексора, выход которо- 5 го соединен с первым входом делител , выход второго мультиплексора соединен с вторым входом делител , выход которого соединен с первыми входами первого и второго регистров, выход первого элемента за- 30 держки соединен с вторым входом первого регистра, выход которого соединен с вторым входом первого мультиплексора, выход второго элемента задержки соединен с вторым входом второго регистра, выход кото- 35 рого  вл етс  выходом цифрового делител .

   Ryu.swft

   too но

   14 1

   000

   J$Ј

   CfXii

   4

   /

   3.

   ц

   ПелеглиЗКЗ

   Код делимого Код делител  н,-ЪЪ