RU1809432C - Генератор функций - Google Patents

Генератор функций

Info

Publication number
RU1809432C
RU1809432C SU4893859A RU1809432C RU 1809432 C RU1809432 C RU 1809432C SU 4893859 A SU4893859 A SU 4893859A RU 1809432 C RU1809432 C RU 1809432C
Authority
RU
Russia
Prior art keywords
input
output
decoder
generator
address
Prior art date
Application number
Other languages
English (en)
Inventor
Игорь Вячеславович Исаев
Александр Николаевич Муравьев
Владислав Александрович Глазунов
Original Assignee
Самарский авиационный институт им.акад.С.П.Королева
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Самарский авиационный институт им.акад.С.П.Королева filed Critical Самарский авиационный институт им.акад.С.П.Королева
Priority to SU4893859 priority Critical patent/RU1809432C/ru
Application granted granted Critical
Publication of RU1809432C publication Critical patent/RU1809432C/ru

Links

Landscapes

  • Complex Calculations (AREA)

Abstract

Изобретение относитс  к вычислительной технике и моет быть использовано в системах полунатурного моделировани  дл  имитации больших массивов сложных выходных сигналов. Цель - расширение области применени . Генератор функций содержит интерфейс 1. дешифратор адреса 2, дешифратор функций 3, формирователь асинхронного обмена 4, первый 5 и второй 8 элементы ИЛИ, регистр 6, управл емый делитель частоты 7. блок пам ти 9, генера

Description

со
с
.
со
S
и
N)
тор тактовых импульсов 10, счетчик 11, дешифратор запуска-останова 12, цифроана- логовый преобразователь 13, резервный блок питани ;14. При записи информации в регистр б, ОЗУ 9, дешифратор запуска-останова 12, счетчик 11, а также запуске устройства используетс  программный обмен информацией, характеризующийс  своей простотой. Устройство представл етс  в адИзобретение относитс  к области вычис- жтельной техники и может быть испо; ьзова- но в системах имитационного полунат рного моделировани  дл  имитации больши массивов сложных входных сигналов.5
Целью изобретени   вл етс  расиире- ние области применени .
На фиг.1 представлена функциональна  схема одного канала генератора произвольных сигналов; на фиг.2 - внутренн   струк- 10 тура блоков дешифратора адреса устройства, дешифратора функций и формировател  асинхронного обмена; на фиг.З - алгоритм работы устройства.
Один канал генератора функций (фиг,1) 15 содержит интерфейс 1, дешифратор адреса 2, дешифратор функций 3, формирователь асинхронного обмена 4, первый элемент ИЛИ 5, регистр счетчика 6, управл емый делитель частоты 7, второй элемент ИЛИ 8, 20 ОЗУ 9, тактовый генератор 10, счетчик 11, дешифратор запуск-останов 12, ЦАП 13, резервный блок питани  ОЗУ 14. Линии шины адреса и шины управлени  интерфейса 1 соединены с соответствующими входами 25 дешифратора функций 3, вход разрешени  работы которого соединен с выходом Выбор дешифратора адреса устройства 2, на вход которого подключены соответствующие шины адреса и лини  запроса обмена 30 интерфейса 1. Выход Выбор дешифратора адреса устройства 2 подключен также ко входу формировател  асинхронного обмена 4, выход которого подключен к соответствующему входу интерфейса 1. Выход Шаг 35 дешифратора функций 3 соединен с первым входом первого элемента ИЛИ 5, выход ЗПРГ - со входом записи регистра 6, выход ЭПУДЧ - с первым входом второго элемента ИЛИ 8, выход ЗПОЗУ - со вхо- 40 дом запись-чтение ОЗУ 9. Выход Запуск - со входом запуска тактового генератора 10. Линии шины данных интерфейса 1 соединены с соответствующими входами регистра 6, управл емого делител  частоты 7, ОЗУ 9, 45 дешифратора запуска-останова 12, выход которого соединен со входом разрешени 
ресном пространстве ЭВМ п тью  чейками (программно-доступными регистрами); регистр , ОЗУ, счетчик, управл емый делитель частоты и  чейка запуска, Такой способ организации позвол ет создать многоканальную систему, генерирующую множество произвольных сигналов, число которых ограничиваетс  .потребност ми пользовател  и адресным пространством ЭВМ. 3 ил.
работы тактового генератора 10. Выходы данных регистра 6 соединены со входами предварительной установки счетчика 11, тактовый вход С которого соединен с выходом первого элемента ИЛИ 5, а вход строба параллельной записи РЕ соединен с выходом второго элемента ИЛИ 8, второй вход которого соединен с разр дом выходных данных, отвечающим за конец данной реализации сигнала, остальные разр ды выходных данных подключены ко входам ЦАП 13, выход которого  вл етс  выходом канала . Второй вход элемента ИЯИ 5 соединен с выходом управл емого делител  частоты 7, тактовый вход которого подключен к выходу тактового генератора 10. Входы питани  ОЗУ 9 подключены к соответствующим выходам резервного питани  ОЗУ 14. Выходные шины счетчика 11 подключены к адресным входам ОЗУ 9.
На фиг.2 подробно показана внутренн   структура дешифратора адреса устройства 2, дешифратора функций 3 и формировател  асинхронного обмена 4. Данные устройства обеспечивают режим программного обмена информацией с ЭВМ через интерфейс 1. Дешифратор адреса устройства 2 включает в себ  блок из 11 инверторов 15, входы которых подключены к шине адреса интерфейса 1 и к выходу запроса на обмен интерфейса 1, а выходы соединены со входами блока сравнени  16, выход которого соединен с первым входом элемента И 17, второй вход которого соединен с соответствующим выходом блока инверторов 15. Выход элемента И 17,  вл ющийс  выходом Выбор дешифратора адреса устройства 2 соединен со входом элемента задержки, выполненного на элементах R1 и С1. Этот вход  вл етс  входом формировател  асинхронного обмена 4. Выход элемента задержки R1 и С1 соединен со входом инвертирующего усилител  18, выход которого  вл етс  выходом ответ формировател  асинхронного обмена 4 и соединен с соответствующим входом интерфейса 1. Наборное поле 19 позвол ет пользователю выбрать адрес канала генератора в удобном месте области внешних устройств адресного пространства ЭВМ. Дешифратор функций 3 включает в себ  дешифратор чтение-запись 20, входы которого соединены с соответствующими лини ми шины управлени  интерфейса 1, а выход запись соединен с соответствующим входом дешифратора 21, соответствующий вход которого соединен также с выходом элемента И 17. Остальные входы дешифратора 21 соединены с соответствующими выходами блока инверторов 23, входы которого соединены с соответствующими лини ми шины адреса интерфейса 1. Дешифратор 21 имеет 5 выходов,которые соединены с соответствующими входами блока рассматриваемого устройства (ЗПРГ, ЗПУДН, ЗПОЗУ, ЗПСЧ, Запуск). Выход дешифратора функций (Шаг)  вл етс  выходом элемента И 24, первый выход которого соединен с выходом дешифратора 21 (ЗПОЗУ ), а второй вход - с выходом блока задержки 25, вход которого соединен с выходом дешифратора адреса устройства 2 (Выбор). Вход блока задержки 25  вл етс  входом цепи задержки, выполненной на элементах R2 и С2, выход которой соединен со входом инвертора 26, выход которого  вл етс  выходом блока задержки 25.
Устройство работает следующим образом .
Все каналы генератора произвольных сигналов идентичны по своей структуре и различаютс  лишь расположением в адресном пространстве ЭВМ. Поэтому целесообразно рассмотреть работу генератора на примере одного канала. Полный цикл работы устройства можно разделить на три части: загрузка ОЗУ, рабочий режим и режим хранени  информации.
Режим загрузки используетс  или при начальном заполнении ОЗУ, или в случае, когда необходимо изменить информацию о каком-либо сигнале, наход щемс  в ОЗУ. Дл  осуществлени  этого режима используетс  программа .хран ща с  в пам ти ЭВМ. Итак, в первый момент ЭВМ через интерфейс 1 устанавливает на шине адреса код выбираемого канала генератора и посылает сигнал запроса на обмен. В каждом канале ЭВМ может адресоватьс  к 5 программно доступным регистрам: регистр 6, управл емый делитель частоты 7, ОЗУ 9, счетчик 11, дешифратор запуска-останова 12. Т.к. в ОЗУ 9 может быть размещено несколько разных сигналов, то режим загрузки начинаетс  с записи адреса  чейки ОЗУ 9,в которой размещаетс  первый.отсчет нужного сигнала, Одновременно с записью в регистр б формируетс  сигнал ответа формирователем асинхронного обмена 4. Этот сигнал подобным образом формируетс  и при обращении к другим регистрам канала, поэтому 5 ниже его формирование каждый раз будет подразумеватьс . Затем осуществл етс  запись информации из регистра 6 в счетчик 11 путем обращени  к  чейке счетчика. Регистр б используетс  в схеме дл  хранени  на0 чального адреса, чтобы в режиме работы после завершени  формировани  одного периода сигнала можно было возвратитьс  к той  чейке ОЗУ, где хранитс  первый отсчет формируемого сигнала. Поэтому за5 пись в счетчик 11 информации из регистра б осуществл етс  через элемент ИЛИ 8. на первый вход которого поступает сигнал с дешифратора функций 3 в режиме загрузки, а на второй вход сигнал с выхода ОЗУ 9,
0 сигнализирующий о конце периода функции в режиме работы. Затем осуществл етс  запись отсчетов сигнала непосредственно в ОЗУ 9. Дл  ЭВМ весь блок представл етс  одной  чейкой, которую она последователь5 но загружает отсчеты сигнала, при этом на вход запись-чтение ОЗУ 9 поступает сигнал ЗПОЗУ с выхода дешифратора функций 3. Одновременно с обращением к ОЗУ дешифратор функций 3 вырабатывает сигнал
0 Шаг, который поступает на 1-й вход элемента ИЛИ 5 и с его выхода проходит на вход счетчика 11 С. Таким образом после записи 1 отсчета сигнала в ОЗУ 9 происходит инкрементирование счетчика 11 и по5 следующий отсчет сигнала будет записан в следующую  чейку ОЗУ 9. Длина каждой реализации сигнала всецело зависит от программы , загруженной в пам ть ЭВМ. Следующим этапом  вл етс  загрузка
0 управл емого делител  частоты 7. Дл  чего производитс  обращение к соответствующей  чейке, на шине данных устанавливаетс  загружаемый код. а дешифратор функций 3 на выходе вырабатывает сигнал ЗПУДЧ,
5 поступающий на вход записи управл емого делител  частоты. Если ОЗУ 9 заполнено, то канал генератора готов к работе.
Рабочий режим начинаетс  с выбора требуемого сигнала, наход щегос  сигнала
0 в ОЗУ 9. .Дл  этого осуществл етс  запись начального адреса в регистр 6 и счетчик 11 как в режиме загрузки. Дл  запуска канала генератора необходимо программно обратитьс  к  чейке запуска, при этом передава5 емое слово данных поступает на вход дешифратора запуска-останова 12, который определ ет есть ли выбор данного устройства ЭВМ. если есть выбор, то он разрешает тактовому генератору выполн ть свою функцию . Однйвременно с обращением к  чейке запуска дешифратор функций 3 вырабатывает сигнал запуска тактового генератора 10, что при наличии разрешени  от дешифратора запуска-останова 12 и запускает тактовый генератор 10. После этого генератор работает независимо от ЭВМ и прекратить работу можно, если вновь обратитьс  к  чейке запуска и запретить работу данного канала генератора. В режиме работы тактовый генератор 10 формирует тактовые импульсы , поступающие на вход управл емого делител  частоты 7, который делит их на заданную величину и подает на второй вход элемента ИЛИ 5,с выхода которого они поступают на вход С счетчика 11. Сигнал адреса с выхода счетчика 11 подаетс  на адресный вход ОЗУ 9, на выходе данных которого выдаетс  код текущего отсчета сигнала. Этот код поступает на вход ЦАП 13, который преобразует его в аналоговую форму . В ОЗУ 9 один из разр дов используетс  дл  сигнализации о конце периода функции. Этот сигнал поступает на вход ИЛИ 8 и передаетс  на вход РЕ счетчика 11. .После этого происходит загрузка счетчика 11 кодом начального адреса из регистра 6 после чего схема генерирует следующий период сигнала.
Режим хранени  начинаетс  после отключени  общего питани  схемы от ЭВМ, При этом информаци  в ОЗУ не тер етс , т.к. оно питаетс  от резервного блока питани  ОЗУ, который размещаетс  на плате канала генератора. .Это возможно, если использовать современные элементы электропитани  типа СЦ и ИМС ОЗУ с малым потреблением тока типа К 573, К 555. Вс  схема выполн етс  на логических элементах серии К 155, К 555. Разр дность ИМС ЗУ и ЦАП определ етс  пользователем, исход  из требуемой точности, на что впрочем вли ет и тактова  частота.

Claims (1)

  1. Формула изобретени  Генератор функций, содержащий генератор тактовых импульсов, управл емый де- литель частоты, счетчик, блок пам ти и цифроаналоговый преобразователь, причем выход генератора тактовых импульсов соединен с синхровходом управл емого делител  частоты, выход счетчика - с адресным входом блока пам ти, информационный вход
    которого соединен с шиной данных генератора , выход которого соединен с выходом цифроаналогового преобразовател , отличающийс  тем, что, с целью расширени  области применени , он содержит дешифратор адреса, дешифратор функций, дешифратор запуска-останова, регистр и два элемента ИЛИ, причем, вход дешифратора запуска-останова соединен с информационным входом управл емого делител  частоты , регистра, блока пам ти и шиной данных генератора, шина адреса которого соединена с информационным входом дешифратора адреса, вход разрешени  работы которого соединен с одноименным входом
    генератора, а выход дешифратора адреса - с входом разрешени  работы дешифратора функций, информационный и управл ющий входы которого соединены с шиной адреса и шиной управлени  генератора, вход запуска генератора тактовых импульсов соединен с первым выходом дешифратора функций, второй, третий и четвертый выходы которого соединены соответственно с входом записи регистра, входом разрешени  записи управл емого делител  частоты и входом записи-чтени  блока пам ти, выход старшего разр да которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с шестым выходом дешифратора функций, шестой выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом управл емого делител  .час- тоты, выходы первого и второго элементов
    ИЛИ соединены, соответственно, с входом строба и тактовым входом счетчика, информационный вход которого соединен с выходом регистра, остальные выходы разр дов блока пам ти соединены с входом цифроаналогового преобразовател , выход дешифратора запуска-останова соединен с входом разрешени  работы генератора тактовых импульсов.
    MfiUDE-
    ж«
    fiftfW
    pan us
    +-4ei
    ш
    инзидо эпнэджщшдоц
    ect eosi
    4
    -
    винт
    -- г
    ипнэудвйиИ
    DHflfJJ
    9 c/ 9
    It tl Јi H
    St
    с
    Начало
    Загрузка ОЗУ
    Загрузка регистра
    Загрузка счетчика
    Загрузка управл емого делител  частоты
    Запуск устройства
    Генераци  заданного сигнала
    )
SU4893859 1990-12-25 1990-12-25 Генератор функций RU1809432C (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU4893859 RU1809432C (ru) 1990-12-25 1990-12-25 Генератор функций

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU4893859 RU1809432C (ru) 1990-12-25 1990-12-25 Генератор функций

Publications (1)

Publication Number Publication Date
RU1809432C true RU1809432C (ru) 1993-04-15

Family

ID=21551721

Family Applications (1)

Application Number Title Priority Date Filing Date
SU4893859 RU1809432C (ru) 1990-12-25 1990-12-25 Генератор функций

Country Status (1)

Country Link
RU (1) RU1809432C (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Патент JP N 60-150117, кл. G 06 F 1/02, 1985. Авторское свидетельство СССР № 1191903,кл. G 06 F 1/02, 1985. Авторское свидетельство СССР N 1425629.кл.G 06 F 1/02,1988. *

Similar Documents

Publication Publication Date Title
US5225772A (en) Automatic test equipment system using pin slice architecture
US5418924A (en) Memory controller with programmable timing
AU652570B2 (en) Data processing apparatus for dynamically setting timings in a dynamic memory system
EP0374829B1 (en) Dual port memory unit
US5726584A (en) Virtual high density programmable integrated circuit having addressable shared memory cells
CA1251575A (en) Automatic test system having a "true tester-per-pin" architecture
US20020046377A1 (en) Method for built-in self test of an electronic circuit
RU1809432C (ru) Генератор функций
EP0415433A2 (en) Main memory control system
US7600068B2 (en) Programmable control interface device
JPH0562380B2 (ru)
JP2987809B2 (ja) シンクロナスdramのcas信号発生器
US3774165A (en) Apparatus for processing the flow of digital data
JPH04233646A (ja) データ転送インタフェースモジュール
KR100274704B1 (ko) 메모리 카드 및 dram 메모리 카드
US5023822A (en) Pulse ratio system
JPH05107314A (ja) Ic試験装置
JPS6011398B2 (ja) メモリ試験用パタ−ン書込み装置
KR100211076B1 (ko) 어드레스 스페이스 확장 장치
JP2761559B2 (ja) 半導体メモリ試験用データ発生装置
JPH10320975A (ja) 半導体型記憶装置
SU746515A1 (ru) Устройство дл управлени полупроводниковой пам тью
KR100232203B1 (ko) 다중채널 어드레스 발생장치
SU1575169A1 (ru) Устройство сортировки битов
JPH06176559A (ja) 半導体記憶装置