RU1805463C - Устройство дл сравнени двоичных чисел - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и предназначено дл  сравнени  трех двоичных чисел с выбором максимального, минимального или среднего из них. Изобретение может быть использовано в системах цифровой обработки изображений дл  ранговой (например, медианной) фильтрации, а также в системах распознавани  образов дл  аппаратной реализации алгоритмов динамического программировани . Цель изобретени  - повышение быстродействи  устройства за счет организации конвейерной обработки данных. Устройство содержит блоки анализа , блок дешифрации, выходной коммутатор и две треугольных матрицы регистровых модулей . Устройство обеспечивает выдачу на выход минимального, максимального или среднего из трех чисел. 12 ил.

Description

СЛ

С

Изобретение относитс  к автоматике и вычислительной технике и предназначено дл  сравнени  трех двоичных чисел с выбором максимального, минимального или среднего из них. Ввод-вывод данных осуществл етс  в параллельном коде. Изобретение может быть использовано в системах цифровой обработки изображений дл  ранговой (например, медианной) фильтрации, а также в системах распозновани  образов дл  аппаратной реализации алгоритмов динамического программировани .

Целью изобретени   вл етс  повышение быстродействи  устройства за счет организации конвейерной обработки информации.

Структурна  схема устройства дл  обработки 8-разр дных чисел представлена на фиг.1. На фиг.2 и 3 представлены схемы

соответственно первого 1 блока анализа S и остальных 2-8 блоков анализа S. Функциональна  схема блоков переноса DC, вход -,- щих в состав блоков анализа S со 2- ro n.d 8-й, показана на фиг.4. На фиг.5 представлен регистровый модуль 6, на фиг.6 - выходной коммутатор, на фиг.7 - один разр д выходного коммутатора. Блок дешифрации представлен на фиг.8, таблица истинности, описывающа  работу блока дешифрации, представлена на фиг.9. Вариант реализации дешифратора на основе программируемой логической матрицы (ПЛМ) приведен на фиг.10, а фиг.11 содержит схему дешифратора , построенного на стандартных логических элементах. Временна  диаграмма работы устройства приведена на фиг. 12.

Устройство содержит 8 блоков анализа 1-8 (S, см.фиг.1), первую треугольную мат00

о ел

о

СА)

рицу регистровых модулей М, содержащую регистровые модули 1.2-1.8, 2.3-2.8, 3.4- 3.8, 4,5-4,8, 5.6-5.8, 6,7-6.8, 7.8, всего семь р дов no(8-j) регистровых модулей в каждом р ду, где j - номер р да, вторую треугольную матрицу регистровых модулей М, содержащую регистровые модули 2.1, 3.1-3,2, 4.1-4.3, 5.1-5.4, 6.1-6.5, 7.1-7.6, 8.1-8.7, 9.1-9.8, всего 8 р дов по j регистровых модулей в каждом р ду, где j - номер р да, блок дешифрации 10 (DS) и выходной 8-разр дный коммутатор 11 (К), причем первый V1, второй V2 и третий V3 выходы переноса i-ro блока анализа S (i 1,2,...,7) соединены соответственно с первым Р1, вторым Р2 и третьим РЗ входами переноса (i+1)-ro блока анализа S, выходы переноса V1-V3 8-го блока анализа S соединены соответственно со входами Z1-Z3 блока дешифрации 10 (DS), первый Y1 и второй Y2 управл ющие входы которого  вл ютс  входами 12 и 13 задани  режима работы устройства. Первый А, второй В и третий С входы данных первого блока анализа 1 (см. фиг.2) соединены со входами первых разр дов 14,1, 15.1, 16.1 (А1,В 1,С1) соответственно первого, второго и третьего числа, входы данных А,В,С регистровых модулей 1.2-1.8 первого р да первой треугольной матрицы соединены со входами 14.2-14.8,15.2-15.8, 16.2-16.8со- ответствующих разр дов первого, второго и третьего числа, которые  вл ютс  входами устройства, Первый D1, второй D2 и третий D3 выходы блока дешифрации 10 (DS) соединены соответственно с первым С1, вторым С2 и третьим СЗ входами управлени  коммутатором 11 (К), выходы R1-R8 которого  вл ютс  выходами 17.1-17.8 устройства .

Каждый регистровый модуль М содержит (см. фиг.5) три триггера 18, информационные входы D которых  вл ютс  входами данных А,В,С регистрового модул , пр мые и инверсные выходы триггеров  вл ютс  пр мыми X, Y, Z и инверсными R, S, Т выходами регистрового модул , входы С синхронизации триггеров объединены и  вл ютс  входом синхронизации S регистрового модул . При этом внутри треугольных матриц выходы X, Y, Z регистровых модулей предыдущего р да соединены соответственно со входами А, В, С регистровых модулей последующего р да, выходы X, Y, Z регистровых модулей (1.2), (2.3), (3.4), (4.5), (5.6), (6.7), (7.8) соединены соответственно со входами данных А, В, С блоков анализа 2-8, выходы X, Y, Z регистровых модулей 9.1-9.8 соединены соответственно со входами данных V1, V2, V3 соответствующих разр дов коммутатора 11 (К), первый X, второй Y и третий Z выходы данных блоков анализа 1-8 (см. фиг.2,3) соединены соответственно со входами А, В, С регистровых модулей (2.1), (3.2), (4.3), (5.4), (6.5), (7.6), (8.7),

(9.8).

Первый блок анализа 1 (фиг,2) содержит регистровый модуль 19 (М) и элементы И- НЕ 20-22, причем входы данных А, В, С первого б лока анализа соединены со входами данных регистрового модул  19, первый выход X регистрового модул  19 соединен с первым выходом данных X блока анализа 1, первый инверсный выход R регистрируемого модул  19 соединен с первыми вхо5 дами элементов И-НЕ 20 и 21, второй пр мой выход Y регистрового модул  19 соединен со вторым выходом данных Y блока анализа 1 и со вторым входом элемента И-НЕ 20, второй инверсный выход S

0 регистрового модул  19 соединен с первым входом элемента И-НЕ 22, третий пр мой выход Z регистрового модул  19 соединен с третьим выходом данных Z блока анализа 1 и со вторыми входами элементов И-НЕ 21 и

5 22, выходы элементов И-НЕ 20-22  вл ютс  соответственно первым V1, вторым V2 и третьим V3 выходами переноса первого блока анализа 1.

Блоки анализа 2-8 содержат каждый

0 два регистровых модул  23 и 24 (фиг.З) и три блока переноса 25-27 (UC), причем входы данных А, В, и С регистрового модул  23 соединены соответственно со входами переноса Р1, Р2 и РЗ блока анализа, входы

5 данных А, В, и С регистрового модул  24 соединены соответственно со входами данных А, В, и С блока анализа, первый X, второй Y и третий Z пр мые выходы регистрового модул  23 соединены с первыми входами

0 блоков переноса 25-27 соответственно, первый пр мой выход X регистрового модул  24 соединен с первым выходом данных X блока анализа и со вторыми входами блоков переноса 25 и 26, второй пр мой

5 выход Y регистрового модул  24 соединен со вторым выходом данных Y блока анализа и со вторым входом блока переноса 27, второй инверсный выход S регистрового модул  24 соединен с третьим входом блока

0 переноса 25, третий пр мой выход Z регистрового модул  24 соединен с третьим выходом данных Z блока анализа, третий инверсный выход Т регистрового модул  24 соединен с третьими входами блоков пере5 носа 26 и 27, выходы блоков переноса 25, 26 и 27  вл ютс  соответственно первым V1. вторым V2 и третьим V3 выходами переноса блока анализа,

Каждый блок переноса DC содержит элементы И-НЕ 28-31 (фиг.4), причем первый вход 32 блока переноса соединен с первыми входами элементов И-НЕ 28 и 29, второй вход 33 блока переноса соединен со вторым входом элемента И-НЕ 29 и с первым входом-элемента И-НЕ 30, третий вход 34 блока переноса соединен со вторыми входами элементов И-НЕ 28 и 30, выходы элементов И-НЕ 28, 29 и 30 соединены со входами элемента И-НЕ 31, выход которого  вл етс  выходом 35 блока переноса.

Блок дешифрации (фиг.8) содержит регистровый модуль, образованный триггерами 36, 37, 38, и дешифратор 39 (UD), причем первый Z1, второй Z2 и третий Z3 входы блока дешифрации соединены с D-входами соответственно триггеров 36, 37, 38, выходы которых соединены соответственно с первым Z1, вторым Z2 и третьим Z3 входами дешифратора 39, четвертый Y1 и п тый Y2 входы которого соединены соответственно с первым Y1 и вторым Y2 управл ющими входами блока дешифрации, первый D1, второй D2 и третий D3 выходы дешифратора 39  вл ютс  соответствующими выходами блока дешифрации. Входы синхронизации S всех регистровых модулей М в устройстве объединены и соединены со входом синхронизации S устройства (на фиг.1 цепи синхронизации не показаны).

Коммутатор 11 (К) содержит 8 разр дов (фиг.6), причем каждый разр д KS содержит элементы И-НЕ 40-43 (фиг.7), первые входы элементов И-НЕ  вл ютс  соответственно первым V1, вторым V2 и третьим V3 входами данных разр да коммутатора, вторые входы элементов И-НЕ 40-42  вл ютс  соответственно первым С1, вторым С2 и третьим СЗ входами управлени  разр дов коммутатора , выходы элементов И-НЕ 40-42 соединены со входами элемента И-НЕ 43, выход которого  вл етс  выходом R разр да коммутатора .

Дешифратор в виде ПЛМ представлен на фиг.10, возможный вариант реализации дешифратора на стандартных логических элементах, представленный на фиг.11, содержит п ть инверторов 44-48, шесть элементов ИЛИ 49-54, двенадцать элементов ИЛИ-НЕ 55-66.

Режим работы устройства задаетс  внешними управл ющими сигналами Y1 и Y2, поступающими на входы 12 и 13 устройства , причем комбинаци  , задает режим вычислени  максимального из трех входных чисел, , - режим вычислени  минимального из трех чисел, , - режим вычислени  среднего значени  (медианы) из трех входных чисел .

Дл  сравнени  трех чисел А, В, С между собой достаточно определить знаки Z1, Z2 и Z3 попарных разностей соответственно А- В, В-С и А-С. Например, комбинаци  Z1

Z2 Z3 0 означает, что А-В О, В - С 0 и А-С 0, откуда однозначно следует, что А В, В С, А С, т.е. А В С (см. таблицу на фиг.9). Поэтому, , Y2 0,1, то на выход устройства в этом случае необходимо выдать меньшее из трех входных чисел, то есть С.

Как известно, определение разности двух чисел А и В выполн етс  путем суммировани  числа А с числом -В, которое формируетс  путем инвертировани  всех разр дов числа А и добавлени  1 в младший разр д (в соответствии с правилами преобразовани  пр мого кода числа в дополнительный ). Поскольку численное значение разности А-В нас в данном случае не интересует, а интересует только знак, то в устройстве реализованы только цепи формировани  переноса при вычислении разностей А-В, В-С и А-С. При вычислении

знака разности А-В перенос в 1-м разр де формируетс  из входного переноса ри из (И)-го разр да и из значений ai, bi i-x разр дов чисел А и В в соответствии с выражением

р, ajbi+aipi-1+bipi-i,(1)

при этом использование в (1) инверсного значени  i-ro разр да числа В определ етс  тем, что вычисл етс  именно разность (а не сумма) чисел А и В. Выражение (1) может быть записано в виде

pi (aibi)(aipi-i)(bipi-i),

(2)

которое определ ет схемы блоков формировани  переносов на фиг.3,4. В случае ри 1, что имеет место при обработке самых младших разр дов (вычисл етс  А-В А+(-В)А+(В+1 младшего разр да )

.

pi ai+bi aibi.(3)

Выражение (3) определ ет схемы формировани  переносов в первом блоке анализа 1

(фиг.2). Можно показать, что при вычислении разности А-В знак этой разности равен инверсному значению переноса, формируемого при обработке самых старших (в нашем примере на фиг.1 - восьмых) разр дов

чисел А и В.

Устройство работает следующим образом . В каждом i-м такте на входы 14, 15, 16 устройства поступают в пр мом коде входные 8-разр дные операнды A(i). B(i) и C(i),

где i - номер очередного набора входных данных в соответствии с временной диаграммой на фиг.12: в первом такте-А(1), В(1) и С(1), во втором - А(2), В(2) и С(2), и т.д., в г-м такте - А(г), В(г) и С(г). По фронту синхросигнала S в r-м такте происходит запись всех разр дов входных операндов А(г), В(г), С(г) в регистровые модули 1.2-1.8 и в регистровый модуль первого блока анализа 1, после чего выполн етс  обработка первых (младших) разр дов операндов А(г), В(г) и С(г), на выходах X, Y, Z первого блока анализа 1 по вл ютс  первые разр ды операндов А(г), В(г), С(г), на выходах V1, V2, V3 первого блока анализа по вл ютс  сигналы переноса Р1гдв. Р1гдс, Р1гвс, на выходах регистровых модулей 1.2-1.8 по вл ютс  разр ды со 2-го по 8-й входных операндов А(г), В(г), С(г). В следующем (г+1)- м такте операнды А(г), В(г), С(г) переписываютс  в регистровые модули М второй строки 2.1, 2.3-2.8 и в первый регистровый модуль второго блока анализа 2,выполн етс  обработка вторых разр дов операндов А(г), В(г), С(г) и формируютс  на выходах V1, V2, V3 второго блока анализа сигналы переносов Р2гдв, Р2гдс и Р2гвс. Одновременно в регистровые модули первой строки 1.2- 1.8 и в первый блок анализа 1 записываютс  соответствующие разр ды входных операндов А(г+1), В(г+1), С(г+1), на выходах V1-V3 первого блока анализа формируютс  сигналы переносов Р1г+1дв, Р1г+1дс и Р1г+1вс. Далее обработка происходит конвейерным образом, причем в (г+2)-м такте на выходах блока анализа 1 формируютс  сигналы Р1Г+2АВ, Р1Г+2АС, Р1г+2вс. на выходах блока анализа 2 формируютс  сигналы Р2Г+ дв Р2г+1дс, Р2г+1вс, на выходах блока анализа 3 формируютс  сигналы Р3гдв, Р3гдс, Р3гвс, и т.д. В(г+7)-мтакте на выходах V1-V3 блока анализа 8 формируютс  сигналы переносов Р8гдв, Р8гдс, Р8гвс (которые, как отмечалось выше,  вл ютс  инверсными значени ми знаков соответственно разностей А(г)-В(г), А(г)-С(г) и В(г)-С(г), на выходах X, Y, Z регистровых модулей 8.1-8,7 и блока анализа 8 по вл ютс  соответствующие разр ды операндов А(г), В(г) и С(г). Указанные разр ды в (г+8)-м такте перепишутс  в регистровые модули 9-й строки 9.1-9.8 и поступ т на информационные входы коммутатора 11. Одновременно сигналы с выходов V1-V3 блока анализа 8 запишутс  в регистровый модуль блока дешифрации (в триггеры 36-38), про- инвертируютс  на инверсных выходах триггеров 36-38 (тем самым будут сформированы истинные значени  знаков разностей А(г)- B(r), A(r)-C(r) и В(г)-С(г) и поступ т на входы Z1, Z2, Z3 дешифратора. Дешифратор работает в соответствии с таблицей истинности (фиг. 9), где21, Z2, Z3 - знаки разностей соответственно A(r)-B(r), A(r)-C(r), B(r)-C(r); Y1, Y2 - входные управл ющие сигналы; D1, D2, D3 - сигналы управлени  коммутатором 11, формируемые на выходах дешифратора; графа Комментарии содержит результаты сравнени  операндов А, В, С между собой, определенные на основе значений Z1, Z2,

Z3. Значок X в графе Комментарии означает , что указанна  комбинаци  Z1, Z2, Z3 не может быть получена ни при каких значени х А, В, С (при условии исправности всех элементов устройства). Значение D1 1 определ ет выдачу на выход коммутатора 11 операнда A, - операнда В, 03 1 - операнда С. Никакие два из сигналов D1, D2, D3 не могут одновременно иметь единичные значени . Таблица истинности на фиг. 9 может быть реализована в виде либо ПЛМ (фиг. 10), либо в виде комбинационной схемы (фиг. 11). Процедуры синтеза ПЛМ или комбинационных схем (фиг. 10. 11) на основе заданной таблицы истинности известны и здесь не рассматриваютс .

Сигналы S1. D2, D3, сформированные дешифратором в (г+8)-м такте, поступают на управл ющие входы С1, С2, СЗ коммутатора

11, в результате чего на выходы R1-R8 этого коммутатора выдаютс  разр ды одного из чисел А(г). В(г), С(г) в зависимости от управл ющих сигналов Y1, Y2 и значений А(г), В(г), С(г).

Таким образом, предложенное устройство обеспечивает выдачу на выход минимального , максимального или среднего из трех чисел, поступивших на входы. Быстродействие устройства определ етс  минимальным временем цикла Ts основного синхросигнала S и зависит от максимальной задержки переключени  комбинационной цепи, включенной между триггерами регистровых модулей. Анализ описанной выше

функциональной схемы показывает, что комбинационные цепи в устройстве содержат не более двух  русов логических элементов , то есть переключаютс  за врем  2 т, где т- задержка переключени  одного логического элемента. Использование в регистровых модул х триггеров, работающих по фронту синхросигнала S и организованных по схеме трех триггеров позвол ет оценить быстродействие триггеров величиной 5

т, в том числе 1т- врем  предустанова информации на D-входе триггера относительно фронта синхросигнала, А т - задержка переключени  состо ни  выхода триггера относительно фронта синхросигнала. В

этом случае минимальный период синхросигнала можно оценить величиной Ts 5 г+2 т. Производительность устройства составит Q1 {1/Ts)(1/7r). При г 5 не Q1« 30 млн оп/с и не зависит от разр дности входных операндов. В устройстве - прототипе простой подсчет показывает, что выходы устройства будут пере- ключатьс  с задержкой (n-1)t2+t3+t4 2 r+(n-- 1)3 г+2 г+1 т(Зп+2) г, где t1 - задержка переключени  сигналов на выходах первого блока анализа; т.2 - задержка переключени  сигналов на выходах блоков анализа со 2-го по n-й; t3 - задержка переключени  сигналов на выходах блока дешифрации; t4-задержка переключени  выходного коммутатора .

При г 5, получаем не, млн оп/с.

При т 5, получаем не, Q2 4 млн оп/с.

Выигрыш по производительности очевиден , при этом выигрыш тем больше, чем больше разр дность входных операндов.

Предложенное устройство эффективно реализуетс  в виде большой интегральной схемы. При использовании предложенного устройства дл  выполнени  заданного объема операций при обработке большего количества данных в реальном масштабе времени экономи  может возникнуть за счет использовани  меньшего количества устройств обработки, каждое из которых имеет более высокую производительность.

Claims (4)

1. Формула изобретени  1. Устройство дл  сравнени  двоичных чисел, содержащее п блоков анализа, где п - разр дность сравниваемых чисел, блок дешифрации и выходной п-разр дный коммутатор, причем первый, второй и третий выходы переноса i-ro блока анализа (i 1,2,,.., п-1) соединены соответственно с первым, вторым и третьим входами переноса (i+1)-ro блока анализа, выходы переноса n-го блока анализа - с соответствующими информационными входами блока дешифрации , первый и второй управл ющие входы которого  вл ютс  входами задани  режима устройства, первый, второй и третий выходы блока дешифрации соединены соответственно с первым, вторым и третьим входами управлени  разр дов коммутатора , выходы которого  вл ютс  выходами устройства , отличающеес  тем, что, с целью повышени  быстродействи  за счет организации конвейерной обработки данных , в него введены перва  треугольна  матрица регистровых модулей, состо ща 

   из п-1 р дов регистровых модулей по n-j регистровых модулей в каждом р ду Q - номер р да), втора  треугольна  матрица регистровых модулей, состо ща  из п р дов

   регистровых модулей по j регистровых модулей в каждом р ду (j - номер р да), каждый регистровый модуль содержит три триггера, информационные входы которых  вл ютс  соответствующими входами данных регистрового модул , пр мые и инверсные выходы триггеров - соответствующими пр мыми и инверсными выходами регистрового модул , входы синхронизации триггеров объединены и  вл ютс  входом

   синхронизации регистрового модул , причем выходы 0. к)-го регистрового модул  соединены с соответствующими входами данных Q+1,k)-ro регистрового модул , первый , второй и третий выходы (j, j+1)-ro регистрового модул  первой треугольной матрицы соединены соответственно с первым , вторым и третьим входами данных (j+1)-ro блока анализа (,.... n), первый, второй и третий выходы (n, k)-ro регистрового

   модул  второй треугольной матрицы соединены соответственно с первым, вторым и третьим входами данных k-го разр да ком- мутатора(,..., п). первый, второй и третий выходы данных j-ro блока анализа соединены соответственно с первым, вторым и третьим входами данных Q, j)-ro регистрового модул  второй треугольной матрицы (,..., n), первый, второй и третий входы данных первого блока анализа соединены с

   входами первых разр дов соответственно первого, второго и третьего чисел устройства , первый, второй и третий входы данных k-ro регистрового модул  первого р да первого треугольного массива соединены соответственно с входами k-x разр дов первого, второго и третьего чисел (,..., п)устройства, первый блок анализа содержит регистровый модуль и три элемента И-Н Е. причем первый, второй и третий входы данных первого блока анализа соединены соответственно с первым, вторым и третьим входами данных регистрового модул  первого блока анализа, первый пр мой выход регистрового модул  первого блока анализа - с первым выходом данных первого блока анализа, первый инверсный выход - с первыми входами первого и второго элементов И-НЕ. второй пр мой выход - с вторым выходом данных

   первого блока анализа и с вторым входом первого элемента И-НЕ, второй инверсный выход - с первым входом третьего элемента И-НЕ, третий пр мой выход - с третьим выходом данных первого блока анализа и

   вторыми входами второго и третьего элементов И-НЕ, выходы первого, второго и третьего элементов И-НЕ  вл ютс  соответственно первым, вторым и третьим выходами переноса первого блока анализа, остальные блоки анализа содержат каждый два регистровых модул  и три блока переноса , причем первый, второй и третий входы данных первого регистрового модул  блока анализа соединены соответственно с первым, вторым и третьим входами переноса блока анализа, первый, второй и третий входы данных второго регистрового модул  блока анализа - соответственно с первым, вторым и третьим входами данных блока анализа, первый, второй и третий пр мые выходы первого регистрового модул  блока анализа - с первыми входами соответственно первого, второго и третьего блоков переноса, первый пр мой выход второго ре- гистрового модул  - с первым выходом данных блока анализа и вторыми входами первого и второго блоков переноса, второй пр мой выход - с вторым выходом данных блока анализа и вторым входом третьего блока переноса, второй инверсный выход второго регистрового модул  соединен с третьим входом первого блока переноса, третий пр мой выход - с третьим выходом данных блока анализа, третий инверсный выход - с третьими входами второго и третьего блоков переноса, выходы первого, второго и третьего блоков переноса  вл ютс  соответственно первым, вторым и третьим выходами переноса блока анализа, каждый блок переноса содержит четыре элемента И-НЕ, причем первый вход блока переноса соединен с первыми входами первого и второго элементов И-НЕ, второй вход - с вторым входом второго элемента И-НЕ и первым входом третьего элемента И-НЕ, а третий вход- с вторыми входами первого и третьего элементов И-НЕ. выходы первого, второго и третьего элементов И-НЕ соединены с входами четвертого элемента И-НЕ, выход четвертого элемента И-НЕ  вл етс  выходом блока переноса, блок дешифрации содержит регистровый модуль и дешифратор , причем первый, второй и третий входы блока дешифрации соединены с первым, вторым и третьим входами регистрового модул , первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим входами дешифратора, четвертый и п тый входы которого соедине- ны соответственно с первым и вторым управл ющими входами блока дешифрации, первый, второй и третий выходы дешифратора  вл ютс  соответственно первым, вторым и третьим выходами блока дешифрации , входы синхронизации всех регистровых модулей в устройстве объединены и со- единены с входами синхронизации устройства.
2. 2. Устройство по п.1, о т л и ч а ю ще е- с   тем, что каждый разр д коммутатора содержит четыре элемента И-НЕ, причем первые входы первого, второго и третьего элементов И-НЕ  вл ютс  соответственно первым, вторым и третьим выходами данных разр да коммутатора, а вторые входы - соответственно первым, вторым и третьим входами управлени  разр да коммутатора, выходы первого, второго и третьего элементов И-НЕ соединены с входами четвертого элемента И-НЕ, выход которого  вл етс  выходом разр да коммутатора.
3. 3. Устройство по п.1, о т л и ч а ю щ е е- с   тем, что дешифратор реализован в виде программируемой логической матрицы.
4. 4. Устройство по п.1. о т л и ч а ю щ е е- с   тем, что дешифратор содержит п ть элементов НЕ, шесть элементов ИЛИ, двенадцать элементов ИЛ И-НЕ, причем первый вход дешифратора соединен с входом первого элемента НЕ и с первыми входами пер- вого-п того элементов ИЛИ-НЕ, второй вход дешифратора соединен с входом второго элемента НЕ, с вторыми входами первого , третьего и п того элементов ИЛИ-НЕ и с первыми входами шестого и седьмого элементов ИЛИ-НЕ, третий вход дешифратора - с входом третьего элемента НЕ, с третьим входом третьего, вторыми входами шестого и седьмого элементов ИЛИ-НЕ и первыми входами восьмого и дев того элементов ИЛИ-НЕ, выход первого элемента НЕ соединен с третьим входом шестого и вторыми входами восьмого и дев того элементов ИЛИ-НЕ и первыми входами дес того и одиннадцатого элементов ИЛИ-НЕ, выход второго элемента НЕ - с вторыми входами второго, дес того, одиннадцатого, третьим входом дев того и с первым входом двенадцатого элементов ИЛИ-НЕ, выход третьего элемента НЕ соединен с третьими выходами второго, п того и одиннадцатого элементов ИЛИ-НЕ и вторыми входами четвертого и двенадцатого элементов ИЛИ- НЕ, четвертый вход дешифратора-с входом четвертого элемента НЕ и первыми входами первого и второго элементов ИЛИ, п тый вход дешифратора - с входом п того элемента НЕ и вторым входом первого и первым входом третьего элементов ИЛИ, выход четвертого инвертора соединен с вторым входом третьего элемента ИЛИ выход п того инвертора - с вторым входом второго элемента ИЛИ, выход первого элемента

   ИЛИ - с третьими входами первого, восьмого и двенадцатого элементов ИЛИ-НЕ, выход второго элемента ИЛИ - с четвертыми входами второго, третьего, п того, шестого, дев того и одиннадцатого элементов ИЛИ- НЕ, выход третьего элемента ИЛИ - с третьими входами четвертого, седьмого и дес того элементов ИЛИ-НЕ, выходы первого , второго, шестого и дес того элементов ИЛИ-НЕ - с входами четвертого элемента

   штм мыт шшм т/м/м ю/5.тз  шм ш /м шшы $W W№ W№s НФ 1М 144

   ИЛИ, выход которого  вл етс  первым выходом дешифратора, выходы третьего, четвертого , восьмого и одиннадцатого элементов ИЛИ-НЕ - с входами п того элемента ИЛИ, выход которого  вл етс  вторым выходом дешифратора, выходы п того, седьмого, дев того и двенадцатого элементов ИЛИ-НЕ -с входами шестого элемента ИЛИ, выход которого  вл етс  третьим выходом дешифратора.

   Фиг.З

   Фиг.I

   ФигЛ

   2/,

   2g

   Ь

   Ц

   гз ЈЈ ..

   К

   «ч/

   ч.

   |

   г

   У/

   WwTsiAtsft

   fr

   47

   W

   -

   -5б

   Г

   Я

   52

   25/

   -sL

   :&

   - +

   -53

   2)2

   -Ј5

   .

   J

   -W

   65

   . Ш

   А,$с

   в Ј

   ao zxi3 Txzxzxzx:B

   к-43

   (n+l)T

   XDOXIXDC1X

   XDOXIXDC1X