RU1800612C - Пересчетна схема в коде Фибоначчи - Google Patents

Abstract

Изобретение относитс  к импульсной технике и может быть использовано дл  многоразр дного реверсивного пересчета импульсов в минимальном коде Фибоначчи . Сущность изобретени : пересчетна  схема в коде Фибоначчи содержит триггеры 1,2. вход 3 сброса, элементы И 4-6, счетный вход 7, выход 8 переноса, элемент ИЛИ 9, элемент ЗИ-ИЛИ 10, элемент НЕ 11, управл ющие входы 12, 13, управл ющие выходы 14, 15, шины 16, 17 выбора режима. Дл  достижени  цели пересчетна  схема дополнительно содержит элемент 2И-ИЛИ 18, элемент НЕ 19, элементы И-НЕ 20, 21. 3 ил.

Description

СО

с

со О О О

ю

Фиг.1

Изобретение относитс  к импульсной технике и может быть использовано дл  многоразр дного реверсивного пересчета импульсов в минимальном коде Фибоначчи при .

Цель изобретени  - повышение надежности за счет упрощени  схемы и сокращени  логических св зей между элементами, а также расширение области применение за счет обеспечени  пересчета с любым чет- ным числом разр дов.

На фиг. 1 представлена функциональна  схема пересчетной схемы в коде Фибоначчи при на фиг.2 - коды, описывающие работу устройства при трех последователь- но соединенных модул х пересчетных устройств; на фиг.З - пор док подключени  нескольких модулей пересчетных схем дл  наращивани  разр дности,

Пересчетна  схема в коде Фибоначчи содержит первый 1 и второй 2 триггеры, вход 3 сброса, первый 4, второй 5 и третий 6 элементы И, счетный вход 7, выход 8 переноса , элемент ИЛИ 9, элемент ЗИ-ИЛИ 10, элемент НЕ 11, первый 12 и второй 13 уп- равл ющие входы, первый 14 и второй 15 управл ющие выходы, первую 16 и вторую 17 шины выбора режима работы, элемент 2И-ИЛИ 18, элемент НЕ 19, элементы И-НЕ 20 и 21.. .

Дл  наращивани  разр дности общей схемы р д пересчетных схем объедин ютс  следующим образом. Выход 8 переноса каждой пересчетной схемы соедин етс  со счетным входом 7 последующей пересчет- ной схемы (фиг.З), первый 12 и второй 13 управл ющие входы данной пересчетной схемы соедин ютс  соответственно с первым 14 и вторым 15 управл ющими выходами последующей схемы, перва  16 и втора  17 шины выбора режима работы, а также входы 3 сброса объедин ютс .

Пересчетна  схема функционирует следующим образом.

В исходном состо нии D-триггеры 1 и 2, соединенные в р д модулей пересчетных схем, наход тс  в нулевых состо ни х, Дл  работы пересчетной схемы в режиме пр мого пор дка пересчета на первую шину 16 выбора режима работы прикладываетс  единичный логический потенциал, а на вторую шину 17 - нулевой логический потенциал . На первый управл ющий вход 12 старшего по весу разр дов модул  пересчетной схемы прикладываетс  единичный логический потенциал, а на второй управл ющий вход 13 - нулевой логический потенциал . На входах первой структуры И элемента ЗИ-ИЛИ первого модул  присутствуют единичные логические потенциалы

первой шины 16 выбора режима и с инверсных выходов первого 1 и второго 2 триггеров первого модул , а на выходе элемента 2И- ИЛИ 18 первого модул  присутствует нулевой логический потенциал. По поступлении первого тактового импульса на выходе общей схемы, содержащей три модул  пересчетных схем, устанавливаетс  код 100000 (фиг.2).

Перед поступлением второго тактового импульса на выходе элемента ЗИ-ИЛИ 10 первого модул  присутствует нулевой логический потенциал, а на выходе элемента 2И- ИЛИ 18-единичный логический потенциал, так как на входах его первой структуры И присутствуют единичные логические потенциалы соответственно с первой шины 16 выбора режима, с пр мого выхода первого триггера 1 и с первого управл ющего входа 12 первого модул , Второй тактовый импульс устанавливаетс  на выходе общей схемы код 010000 (фиг.2).

На первом и третьем входах первого элемента И 4 присутствуют единичные логические потенциалы соответственно с первой шины 16 выбора режима и с пр мого выхода второго триггера 2 первого модул . На выходах элементов ЗИ-ИЛИ 10 и 2И-ИЛИ 18 первого модул  присутствуют нулевые логические потенциалы. Третий тактовый импульс проходит через первый элемент И 4, элемент ИЛИ 9 и выход 8 переноса первого модул  и поступает на счетный вход 7 последующего второго модул . На выходе общей схемы устанавливаетс  код 001000 (фиг.2), так как перед поступлением третьего тактового импульса на выходе элемента ЗИ-ИЛИ 10 второго модул  присутствует единичный логический потенциал, а на выходе элемента 2И-ИЛИ 18 - нулевой логический потенциал.

Перед поступлением четвертого тактового импульса на выходе элемента ЗИ-ИЛИ 10 первого модул  присутствует единичный логический потенциал, а на выходе элемента 2И-ИЛИ 18 - нулевой логический потенциал . По поступлении четвертого тактового импульса на выходе общей схемы устанавливаетс  код 101000 (фиг.2).

На первом, третьем и четвертом входах второго элемента И 5 первого модул  присутствуют единичные логические потенциалы соответственно с первой шины 16 выбора режима, с пр мого выхода первого триггера 1 и с выхода элемента НЕ 19, так как на первом управл ющем входе 12 первого модул  присутствует нулевой логический потенциал, поступающий с первого управл ющего выхода 14 второго модул . На выходах элементов ЗИ-ИЛИ 10 первого

и второго модулей, элемента 2И-ИЛИ 18 первого модул  присутствуют логические потенциалы. На выходе элемента 2И-ИЛИ 18 второго модул  присутствует единичный логический потенциал, так как на входах его первой структуры И присутствуют единичные логические потенциалы соответственно с первой шины 16 выбора режима, с пр мого выхода первого триггера 1 второго модул  и с первого управл ющего входа 12 второго модул . П тый тактовый импульс проходит через элементы И 5, ИЛИ 9 и выход 8 переноса первого модул  и поступает на счетный вход 7 второго модул . На выходе общей схемы устанавливаетс  код 000100(фиг,2).

В дальнейшем работа модулей пересчетных схем в режиме пр мого пор дка счета аналогична вышеописанной и периодически повтор етс  (фиг.2).

Таким образом, в режиме пр мого пор дка пересчета изменение пр дка работы младшего по весу разр дов модул  происходит в случае изменени  состо ни  триггера 1 последующего модул  (фиг.2).

Дл  работы общей схемы в режиме обратного пор дка пересчета на первую шину 16 выбора режима прикладываетс  нулевой логический потенциал, а на вторую шину 17 - единичный логический потенциал.

В исходном состо нии триггеры 1 и 2 всех модулей наход тс  в нулевых состо ни х . На втором управл ющем выходе 15 третьего модул  и на втором управл ющем входе 13 второго модул  присутствует нулевой логический потенциал, так как на входах второго элемента И-НЕ 21 третьего модул  присутствуют единичные логические потенциалы с выхода первого элемента И-НЕ 20 и с инверсного выхода первого триггера 1. Нулевой логический потенциал аналогично присутствует также на втором управл ющем выходе 15 второго модул  и на втором управл ющем входе 13 первого модул . На выходах элементов ЗИ-ИЛИ 10 всех модулей присутствуют нулевые логические потенциалы , а на выхода элементов 2И-ИЛИ 18 - единичные логические потенциалы, так как на входах его второй структуры И присутствуют единичные логические потенциалы соответственно с второй шины 17 выбора режима, с инверсных выходов первого 1 и второго 2 триггеров и с выхода элемента И-НЕ 20. Единичные логические потенциалы присутствуют также на первом, третьем и четвертом входах третьего элемента И 6 соответственно с второй шины 17 выбора режима и с инверсных выходов первого 1 и второго 2 триггеров. Первый тактовый импульс проходит через элементы И 6, ИЛИ 9

и вход 8 переноса третьего и второго модулей и поступает на счетные входы триггеров 1 и 2 всех модулей. На выходе общей схемы устанавливаетс  код 010101 (фиг.2).

В этом случае на втором управл ющем входе 13 первого модул  присутствует единичный логический потенциал, поступающий от второго управл ющего выхода 15 старшего второго модул . На выходе эле0 мента ЗИ-ИЛИ 10 первого модул  присутствует единичный логический потенциал, так как на входах его второй структуры И установлены единичные логические потенциалы соответственно с второй шины 17 выбора

5 режима и с пр мого выхода второго триггера 2. На выходе элемента 2И-ИЛИ 18 первого модул  присутствует нулевой логический потенциал. По поступлении второго тактового импульса на выходе общей схемы уста0 навливаетс  код 100101 (фиг.2).

На выходах элементов ЗИ-ИЛИ 10 и 2И- ИЛИ 18 первого модул  присутствуют нулевые логические потенциалы. Третий тактовый импульс устанавливает на выходе

5 общей схемы код 000101 (фиг.2). На втором управл ющем выходе 15 второго модул  присутствует единичный логический потенциал , который поступает на второй управл ющий вход 13 первого модул  (фиг.1). На

0 выходе элемента ЗИ-ИЛИ 10 первого модул  присутствует единичный логический потенциал , так как на входах его третьей структуры И присутствуют единичные логические потенциалы соответственно с второй

5 шины 17 выбора режима и с выхода элемента НЕ 11. На выходе элемента 2И-ИЛИ 18 присутствует нулевой логический потенциал , так как на четвертом входе его второй структуры И присутствует нулевой логиче0 ский потенциал с выхода элемента И-НЕ 20. Четвертый тактовый импульс проходит через элементы И 6, ИЛ И 9 и выход 8 переноса первого модул  и поступает на счетный вход 7 второго модул . На выходе общей схемы

5 устанавливаетс  код 101001 (фиг.2).

Функционирование модулей пересчетных схем до дев того такта аналогично вышеописанному . После восьмого такта на выходе общей схемы устанавливаетс  код

0 000001 (фиг.2).

На втором управл ющем входе 13 второго модул  присутствует единичный логический потенциал, который поступает на третий вход элемента И-НЕ 20 второго мо5 дул . На первом и втором входах элемента И-НЕ присутствуют единичные логические потенциалы соответственно с инверсных выходов первого 1 и второго 2 триггеров первого модул . На выходе элемента И-НЕ 20 установлен нулевой логический потенциал , который поступает на первый вход элемента И-НЕ 21. Таким образом, на втором управл ющем выходе 15 второго модул  также присутствует единичный логический потенциал, поступающий на второй управл ющий вход 13 первого модул , На выходах элементов ЗИ-ИЛИ 10 первого, второго и третьего модулей присутствуют единичные логические потенциалы, а на выходах элементов 2И-ИЛИ 18 первого, второго и третьего модулей - нулевой логический потенциал (фиг. 1). Дев тый тактовый импульс устанавливает на выходе общей схемы код 101010 (фиг.2).

В дальнейшем функционирование модулей пересчетных схем в обратном пор дке пересчета аналогично вышеописанному и периодически повтор етс . Состо ние, в которое должна устанавливатьс  данна  пё- ресчетна  схема в этом режиме, после обнулени  определ етс  состо нием триггеров последующих старших по весу модулей пересчетных схем.

Таким образом, построение многоразр дных реверсивных счетчиков в минимальном коде Фибоначчи на предлагаемом модуле пересчетной схемы позвол ет, во- первых, построить многоразр дные счетчики с меньшим числом св зей между модул ми сократить не только количество логических элементов внутри модул , но и сократить число логических св зей между элементами, что приводит к повышению надежности , во-вторых, расширить область применени  за счет обеспечени  пересчета с любым четным числом разр дов.

Claims (1)

1. Формула изобретени  Пересчетна  схема в коде Фибоначчи, содержаща  первый и второй триггеры, вход сброса, объединенный с входами сброса первого и второго триггеров, первый, второй и третий элементы И, счетный вход, соединенный с синхровходами первого и второго триггеров и с вторыми входами первого , второго и третьего элементов И, выход переноса, элемент ИЛИ, соединенный выходом с выходом переноса пересчетной схемы , а первым, вторым и третьим входами - с выходами соответственно первого, второго и третьего элементов И, элемент ЗИ-ИЛИ, соединенный выходом с D-входом первого триггера, элемент НЕ, соединенный выходом с вторым входом третьей структуры И элемента ЗИ-ИЛИ, первый и второй управл ющие входы, первый и второй управл ющие выходы, первый и второй шины выбора режима, инверсный выход первого триггера

   соединен с третьим входом первой структуры И элемента ЗИ-ИЛИ и с первым управл ющим выходом пересчетной схемы, пр мой выход второго триггера соединен с вторым

   входом второй структуры И элемента ЗИ- ИЛИ, а его инверсный выход - с вторым входом первой структуры И элемента ЗИ- ИЛИ, перва  шина выбора режима работы соединена с первыми входами первого и

   второго элементов И и с первым входом первой структуры И элемента ЗИ-ИЛИ, втора  шина выбора режима работы соединена с первыми входами второй и третьей структур И элемента ЗИ-ИЛИ и третьего элемента

   И, отличающа с  тем, что, с целью повышени  надежности за счет упрощени  и сокращени  логических св зей между элементами , а также расширени  области применени  за счет обеспечени  пересчета с

   любым четным числом разр дов, дополнительно содержит элемент 2И-ИЛИ, соединенный выходом с D-входом второго триггера, элемент НЕ, соединенного входом с первым управл ющим входом и с третьим

   входом первой структуры И элемента 2И- ИЛИ, а выходом - с третьим входом второго элемента И. первый и второй элементы И- НЕ, выход первого элемента И-НЕ соединен с первым входом второго элемента И-НЕ, с

   входом первого элемента НЕ и с третьим входом второй структуры И элемента 2И- ИЛ И, пр мой выход первого триггера соединен с третьим входом второго элемента И с вторым входом первой структуры И элемента 2И-ИЛ И, а его инверсный выход - с третьим входом третьего элемента И, с вторым входом второй структуры И элемента 2И- ИЛИ, с первым входом первого элемента И-НЕ, пр мой выход второго триггера соединен с третьим входом первого элемента И, а его инверсный выход-с первым входом первого элемента И-НЕ, с третьим входом третьего элемента И, с вторым входом второй структуры И элемента 2И-ИЛИ, пр мой

   выход второго триггера соединен с третьим входом первого элемента И, а его инверсный выход - с четвертым входом третьего элемента И, с вторыми входами первого и второго элементов И-Н Е и с третьим входом

   второй структуры И элемента 2И-ИЛИ, выход первого элемента И-НЕ соединен с вторым управл ющим выходом пересчетной схемы, перва  шина выбора режима соединена с первым входом первой структуры И

   элемента 2И-ИЛИ, а втора  шина выбора режима - с первыми входами второй структуры И элемента 2И-ИЛ И и третьего элемента И.

   Фиг. г