RU1775844C

RU1775844C - Частотно-фазовый детектор

Info

Publication number: RU1775844C
Application number: SU904796493A
Authority: RU
Inventors: Павел Константинович Тукмаков; Николай Илларионович Павлов; Энвер Наильевич Юсупов; Геннадий Никифорович Дмитриев
Original assignee: Проектно-конструкторское бюро Московского научно-производственного объединения "Темп"
Priority date: 1990-02-26
Filing date: 1990-02-26
Publication date: 1992-11-15

Abstract

Изобретение относитс к электротехнике и может использоватьс дл регулировани скорости вращени асинхронных электродвигателей в различных отрасл х промышленности. Цель - уменьшение нелинейных искажений. Частотно-фазовый детектор содержит первый и второй D-тригге- ры (Т) 1 и 2, первый, второй одновибраторы

Description

Изобретение относитс к области электротехники и может быть использовано дл регулировани скорости вращени асинхронных электродвигателей в различных отрасл х промышленности.

Известен частотно-фазовый детектор, содержащий дифференциальный усилитель , выход которого вл етс выходом устройства , два D-триггера, элемент И-НЕ, входы которого соединены с пр мыми выходами D-триггеров, а выход - с R-входами D-триггеров, 0-входы D-триггеров соединены с источником логической 1, а входы синхронизации D-триггеров вл ютс входами частотно-фазового детектора, два элемента И, два блока задержки, причем пр мые выходы каждого D-триггера через соответствующий элемент И соединены с входами дифференциального усилител , а второй вход каждого элемента И через соответствующий блок задержки соединен с ин- версным выходом соответствующего D-триггера,

Недостатком указанного частотно-фазового детектора вл етс низка точность.

Известен также частотно-фазовый детектор , содержащий первый и второй D- триггеры, входы синхронизации которых вл ютс входами частотно-фазового детектора , а информационные D-входы D-триггеров вл ютс входами логической единицы частотно-фазового детектора, элемент И- НЕ, входы которого соединены с пр мыми выходами первого и второго D-триггеров, а выход - с входами сброса D-триггеров, четыре резистора, два конденсатора и операционный усилитель, выход которого вл етс выходом частотно-фазового детектора , причем инверсный выход первого D- триггера соединен через последовательно подключенные первый и второй резисторы с пр мым выходом второго D-триггера, а точка соединени первого и второго резисторов подключена к инвертирующему входу операционного усилител и первому выводу первого конденсатора, другой вывод которого соединен с выходом операционного усилител , пр мой выход первого D-триггера соединен через последовательно подключенные третий и четвертый резисторы с инверсным выходом второго D-триггера, а точка соединени третьего и четвертого резисторов подключена к неинвертирующему входу операционного усили- тел и первому выводу второго конденсатора, другой вывод которого подключен к общей шине. /

Недостатком известного частотно-фазового детектора вл етс наличие нелинейных искажений.

Целью изобретени вл етс уменьшение нелинейных искажений.

Поставленна цель достигаетс тем, что в частотно-фазовом детекторе, содержащем

5 первый и второй D-триггеры, входы синхронизации которых вл ютс входами частотно-фазового детектора, а информационные D-входы D-триггеров вл ютс входами логической единицы частотно-фазового детек0 тора, операционный усилитель, выход которого вл етс выходом частотно-фазового детектора, при этом инверсный выход первого D-триггера подключен к пр мому выходу, второго D-триггера через последо5 вательно соединенные первый и второй резисторы , точка соединени которых подключена к инвертирующему входу операционного усилител , к которому через первый конденсатор подключен выход опе0 рационного усилител , пр мой выход первого D-триггера подключен к инверсному выходу второго D-триггера через последовательно соединенные третий и четвертый резисторы, точка соединени которых под- {

5 ключена к неинвертируемому входу опера--- ционного усилител , который соединен с общей шиной через второй конденсатор, согласно изобретению, вход синхронизации первого D-триггера подключен к входу сбро0 са второго D-триггера через введенный первый одновибратор, вход синхронизации второго D-триггера подключен к входу сброса первого D-триггерз через введенный второй одновибратор.

5 На фиг. 1 приведена структурна электрическа схема частотно-фазового детектора; на фиг. 2 и 3 - временные диаграммы работы его.

Частотно-фазовый детектор содержит

0 первый и второй D-триггеры 1 и 2, первый и второй одновибраторы 3 и 4, первый, второй , третий и четвертый резисторы 5, 6, 7 и 8, операционный усилитель 9, первый и второй конденсаторы 10 и 11.

5 Информационные D-входы первого и вто- / рого D-триггеров 1 и 2 вл ютс входами логической единицы частотно-фазового детектора. Входы синхронизации первого и второго D- триггеров 1 и 2 вл ютс первым и вторым

0 входами частотно-фазового детектора и соединены соответственно с входами первого и второго одновибраторов 3 и 4. Входы сброса первого и второго D-триггеров 1 и 2 подключены соответственно к выходам вто5 рого 4 и первого 3 одновибраторов. Инверсный выход первого D-триггера 1 через последовательно соединенные первый и второй резисторы 5 и 6 подключены к пр мому выходу второго D-триггера 2, Пр мой

выход первого D-триггера 1 подсоединен

через последовательно соединенные третий и четвертый резисторы 7, 8 к инверсному входу второго D-триггера 2. Точка соединени первого и второго резисторов 5 и 6 подключена к инверсному входу операционного усилител 9 и первому выводу первого конденсатора 10, второй вывод которого соединен с выходом операционного усилител 9.

Точка соединени третьего и четвертого резисторов 7, 8 подсоединена к неинверсному входу операционного усилител 9 и первому выводу второго конденсатора 11, второй вывод которого подключен к общей шине.

Частотно-фазовый детектор работает следующим образом.

В исходном состо нии входные сигналы отсутствуют, на информационных D-входах D-триггеров 1 и 2 присутствуют сигналы логической единицы, на пр мом (инверсном) выходе первого и второго триггеров 1 и 2 присутствует сигнал ноль (единица), потенциалы на обоих входах операционного усилител 9 равны между собой, выходной сигнал операционного усилител 9 равен нулю.

При подаче на динамические входы синхронизации первого и второго D-триггеров 1 и 2 сравниваемых сигналов UBX.I и Uex.2 соответственно на выходах одновибрато- ров 3 и 4 формируютс узкие пр моугольные импульсы в момент перехода сигналов через ноль с высокого уровн на низкий. При опережении по фазе входным сигналом UBX.I входного сигнала UBx.2 на пр мом выходе первого (второго) D-триггера 1 (2) формируютс пр моугольные импульсы, начало которых совпадает с моментом перехода через ноль с низкого уровн на высокий уровень входного сигнала UBx. 1 (Uex.2), а конец импульсов совпадет с моментом перехода через ноль с высокого уровн на низкий входного сигнала Uex.2 (UBX.I). Среднее значение выходного сигнала интегратора (фиг. 2.9) определ етс : k

2n-( гл-fr Ue Sfr Uidp- Sfc+p KUip.

где К - коэффициент передачи интегратора.

fi и fk - длительности однопол рных

полуволн пр моугольных входных сигналов

Uax.1 И Uex.2.

В случае, когда входной сигнал UBX 1 отстает по фазе от входного сигнала Uex.2 среднее значение выходного сигнала определ етс (фиг.З) гп-рг2Я-51+Р

Us J/3, +(o Uid«o- /д, U2dp--KU2.

Интегратор разности двух напр жений, построенный на операционном усилителе 9,

резисторах 5,6,7 и 8, конденсаторах 10 и 11 позвол ет улучшить температурную стабильность , так как в широком диапазоне рабочих температур синхронное изменение уровней логических О и 1 на выходах

D-триггеров 1 и 2 практически не вли ет на выходное напр жение частотно-фазовою детектора.

Использование предлагаемого частотно-фазового детектора позвол ет повысить

Claims

точность по сравнению с прототипом за счет уменьшени нелинейных искажений. Формула изобретени Частотно-фазовый детектор, содержащий первый и второй D-триггеры, входы

синхронизации которых вл ютс входами частотно-фазового детектора, а информационные D-входы D-триггеров вл ютс входамилогическойединицы частотно-фазового детектора, операционный усилитель, выход которого вл етс выходом частотно-фазового детектора, при этом инверсный выход первого D-триггера подключен к пр мому выходу второго D- триггера через последовательно соединенные первый и второй резисторы, точка соединени которых подключена к инвертирующему входу операционного усилител , к которому через первый конденсатор подключен выход операционного усилител ,

пр мой выход первого D-триггера подключен к инверсному выходу второго D-триггера через последовательно соединенные третий и четвертый резисторы, точка соединени которых подключена к неинвертирующему входу операционного усилител , который соединен с общей шиной через второй конденсатор,отличающийс тем, что, с целью уменьшени нелинейных искажений , вход синхронизации первого D-триггера подключен к входу сброса второго D-триггера через введенный первый одно- вибратор, вход синхронизации второго D- триггера подключен к входу сброса первого D-триггера через введенный второй одновибратор .