RU165283U1 - Устройство оценки вероятности ошибки на бит в потоке бит, кодированных свёрточным кодом - Google Patents

Abstract

Полезная модель относится к области электрорадиотехники и связи, и может быть использована в системах передачи данных, использующих помехоустойчивое кодирование, а именно кодирование с помощью свертоочного кода, образованного на основе некоторых полиномов, для оценки вероятности ошибки на бит для текущего режима. Основной задачей, на решение которой направлено предлагаемое устройство, является получение оценки вероятности ошибки на бит по потоку кодированных бит, в котором могут содержаться ошибки, не прерывая при этом передачу полезной информации. Устройство оценки вероятности ошибки на бит содержит линию задержки 1, являющуюся входом устройства, m выходов которой подключены к соответствующим m входам параллельно включенных блоков оценки 2(l)…2(m), каждый из которых состоит из последовательно соединенных первого блока накопления 3(l)…3(m), n выходов которого подключены к соответствующим n входам умножителя 4(l)…4(m), n выходов которого подключены к соответствующим n входам первого сумматора 5(l)…5(m), второго блока накопления 6(l)…6(m), второго сумматора 7(l)…7(m), делителя 8(l)…8(m) и блока вычисления оценки вероятности ошибки на бит 9(l)…9(m), а выходы каждого из m блоков оценки 2(l)…2(m) подключены к соответствующим m входам блока обработки 10, выход которого является выходом устройства. Заявляемое устройство оценивает вероятность ошибки на бит по потоку кодированных бит с ошибками независимо от количества ошибок, без использования при этом любых тестовых последовательностей, 4 ил.

Description

Полезная модель относится к области электрорадиотехники и связи, и может быть использована в системах передачи данных, использующих помехоустойчивое кодирование, а именно кодирование с помощью сверточного кода, образованного на основе нескольких полиномов, для оценки вероятности ошибки на бит для текущего режима.

В процессе функционирования систем передачи данных возникает задача оценки качества канала связи для текущего режима. Показателем качества в таком случае является достоверность принимаемых сообщений, то есть вероятность ошибки на бит в принимаемых данных. Часто для этого используются различные тестовые или служебные последовательности. Однако, это приводит к необходимости прерывать поток полезной информации что снижает информационную скорость передачи, поэтому необходимо применять подходы, которые позволяют сформировать оценку и принять решение без использования каких-либо тестов. При достоверной передаче данных по ненадежным каналам связи часто используют сверточное кодирование на основе нескольких полиномов с параметрами (n,k,d). При кодировании можно использовать число полиномов m=n/k, m≥2. На приемной стороне, после демодуляции получают поток бит, в котором могут содержаться ошибки демодуляции. Тогда возникает задача оценить вероятность ошибки на бит в потоке бит, кодированных сверточным кодом.

Наиболее близким к заявленному техническому решению является патент РФ на полезную модель №148377 от 10.12.2014 «Устройство оценки вероятности ошибки на бит по результатам анализа искаженных кодовых слов», который принят за прототип. Устройство содержит m параллельно включенных блоков оценки, блок обработки и последовательно соединенные первый сумматор, первый блок накопления, второй сумматор, делитель и блок вычисления оценки вероятности ошибки на бит. Предложенное устройство позволяет оценить вероятность ошибки на бит, только если принятый поток бит кодирован линейным блоковым кодом, то есть, если поток имеет сверточное кодирование, то предложенное устройство не позволяет оценить вероятность ошибки на бит.

Целью полезной модели является получение оценки вероятности ошибки на бит по потоку принятых бит, кодированных сверточным кодом, в котором могут содержаться ошибки.

Поставленная цель достигается тем, что в устройство оценки вероятности ошибки на бит, содержащее m параллельно включенных блоков оценки, блок обработки и последовательно соединенные первый сумматор, первый блок накопления, второй сумматор, делитель и блок вычисления оценки вероятности ошибки на бит, введены: m -отводная линия задержки, являющаяся входом устройства, с выходов которой на вход соответствующих m блоков оценки поступают биты, задержанные соответственно на j бит, где j - номер выхода линии задержки, m - число полиномов, используемых при сверточном кодировании, при этом, вход каждого блока оценки является входом соответствующего первого блока накопления, в котором накапливают последние n полученных значений, где n=m*k, k - длина полиномов, а когда полностью накопят n значений, то передают каждое значение с соответствующих m выходов на соответствующие m входы умножителя, и затем стирают все накопленные значения и начинают накапливать следующие значения, в умножителе производят умножение полученных бит по каждому i - тому входу на коэффициент C_i, где i=1, 2,…n, при этом, данные коэффициенты вычисляют один раз заранее для каждого конкретного сверточного кода исходя из его структуры, при этом C_i может принимать значение 0 или 1, с соответствующих m выходов умножителя передают результаты умножения на соответствующие m входы первого сумматора, в котором вычисляют сумму по модулю 2 полученных значений, с выхода сумматора результат суммирования передают на вход второго блока накопления, в котором накапливают последние N полученных значений, где N - объем выборки, определенный заранее, при этом накопленный массив передают на вход второго сумматора, в котором суммируют полученные значения и передают их с выхода на вход делителя, в котором производят деление полученной величины на N, а результат деления передают с выхода на вход блока вычисления оценки вероятности ошибки на бит, в котором получают оценку вероятности ошибки на бит по таблице соответствия, вычисленной заранее, а выход блока вычисления оценки вероятности ошибки на бит является выходом соответствующего блока оценки, при этом выходы каждого из m блоков оценки подключены к соответствующим m входам блока обработки, выход которого является выходом устройства, в котором определяют минимальное значение из всех полученных значений и, таким образом, получают искомую оценку вероятности ошибки на бит.

Структурная схема предлагаемого устройства изображена на фиг. 1 и фиг. 2.

Устройство оценки вероятности ошибки на бит содержит линию задержки 1, являющуюся входом устройства, m выходов которой подключены к соответствующим m входам параллельно включенных блоков оценки 2(l)…2(m), каждый из которых состоит из последовательно соединенных первого блока накопления 3(l)…3(m), n выходов которого подключены к соответствующим n входам умножителя 4(l)…4(m), n выходов которого подключены к соответствующим n входам первого сумматора 5(l)…5(m), второго блока накопления 6(l)…6(m), второго сумматора 7(l)…7(m), делителя 8(l)…8(m) и блока вычисления оценки вероятности ошибки на бит 9(l)…9(m), а выходы каждого из m блоков оценки 2(l)…2(m) подключены к соответствующим m входам блока обработки 10, выход которого является выходом устройства.

Предлагаемое устройство может быть использовано для систем связи, в которых используется помехоустойчивое кодирование с помощью сверточного кода. Отличительной особенностью описанного устройства является возможность оценивать вероятность ошибки на бит по потоку кодовых слов, которые могут содержать ошибки, без введения дополнительной избыточности в виде тестовых последовательностей и вне зависимости от действительного количества ошибок в кодовых словах, а также не зависимо от вида используемой модуляции. Наличие такого устройства позволяет отказаться от применения тестовых последовательностей для оценки качества канала связи в режиме использования помехоустойчивого кодирования. При этом время передачи можно использовать полностью для передачи данных, что приводит к повышению скорости передачи данных.

Структура предлагаемого устройства оценки вероятности ошибки на бит получена из следующих предположений.

Процесс сверточного кодирования состоит в получении потока кодированных бит из потока информационных бит. Получение каждого конкретного кодового бита можно представить, как побитное умножение некоторой последовательности бит из информационного потока на некоторую последовательность, являющуюся коэффициентами некоторого полинома длиной k. Количество используемых полиномов m и их вид может быть любым. Этим определяется кодовая скорость и исправляющая способность. Такое представление позволяет наглядно увидеть, что в кодовом потоке присутствуют биты, которые являются результатом сложения определенных элементов информационного слова по модулю 2.

Рассмотрим более подробно процесс кодирования на примере кода с параметрами (6, 3, 5) с полиномами х²+х+1 и х²+1. Графически процесс кодирования изображен на фиг 3. Операция суммирования, здесь и далее производится по модулю 2.

Если условно обозначить входную последовательность следующим образом:

a₁, a₂, a₃, a₄, a₅, a₆, a₇,…,

то кодированная последовательность выглядит так:

b₁,b₂, b₃, b₄, b₅, b₆, b₇, b₈, b₉, b₁₀, b₁₁, b₁₂, b₁₃, b₁₄…

или в других обозначениях:

x₁, y₁, x₂, y₂, x₃, y₃, x₄, y₄, x₅, y₅, x₆, y₆, x₇, y₇,…

В этом случае, можно составить следующие уравнения:

После замены:

После суммирования:

После очередной замены:

В конечном итоге:

Таким образом, для данного кода удалось составить уравнение, которое описывает прямую связь между битами в полученной кодированной последовательности на выходе кодера.

Данное выражение также можно представить в следующем виде:

Это значит, что вне зависимости от того, что поступает на вход кодера, сумма данных пяти бит по модулю 2 всегда должна быть равна нулю.

Из данного выражения можно составить набор коэффициентов C_i, необходимых для использования. В этом случае они равны:

Наличие такой установленной функциональной связи позволяет воспользоваться ею для поставленной задачи. Воспользоваться данным фактом удается, если принять за постулат, что в принимаемой кодированной последовательности, полученной с выхода демодулятора, данное правило также должно соблюдаться, а если оно не соблюдается, то это связано исключительно с наличием ошибок демодуляции.

В рассматриваемом нами случае, нарушение установленного правила будет наблюдаться только в тех случаях, когда в данных пяти битах произошли любые 1, 3 или 5 ошибок. И наоборот, выполнение данного правила будет только тогда, когда произойдет 0, 2 либо 4 любые ошибки. Тогда, вероятность такого события Р_вып, что в заданных битах выполняется установленное правило можно записать в виде:

где р - вероятность ошибки на бит.

Как видно, указанная вероятность Р_вып зависит только от величины вероятности ошибки на бит после демодуляции. Следовательно, если известна вероятность Р_вып(р), то вероятность ошибки на бит является корнем указанного уравнения. Если произвести анализ достаточно большой части принятой кодированной последовательности, и посчитать скользящим окном количество выполнений указанного правила, то вероятность Р_вып можно заменить соответствующей частостью. Таким образом, можно составить следующее уравнение:

где k - количество выполнений указанного правила, N - общее количество анализируемых групп бит,

- оценка вероятности ошибки на бит.

Найденное уравнение содержит одну неизвестную -

, и его решение может быть найдено любым численным методом. В реально действующей аппаратуре желательно иметь уже готовую таблицу соответствия вычисленного k оценке вероятности ошибки на бит

. На фиг. 4 представлена зависимость Р_вып(p) p∈[0; 0,5], по которой видно, что единственному значению Р_вып соответствует единственное значение р.

В пределе при р=0,5, Р_вып принимает значение равное 0,5, так как

Аналогичным образом, могут быть получены уравнения и для любых других полиномов, используемых при сверточном кодировании. Решением данных уравнений будет оценка вероятности ошибки на бит

.

По сравнению с использованием способа, когда для определения искомой вероятности используются тестовые последовательности, присутствует выигрыш в информационной скорости передачи данных, составляющий:

где V₁ - информационная скорость при использовании предложенного способа оценки качества канала связи, V₂ - информационная скорость при использовании тестового способа, М - количество информационных бит, t - общее время передачи информационной последовательности, t₀ - общее время передачи тестовых последовательностей. Например, если длительность теста составляет 1 с и он посылается через каждые 10 с, то выигрыш составит

раза.

Работа устройства осуществляется следующим образом.

Поток кодированных бит, который могут содержать ошибки, поступает на вход m - отводной линии задержки 1, являющейся входом устройства, с выходов которой на вход соответствующих m блоков оценки 2(l)…2(m) поступают биты, задержанные соответственно на j бит, где j - номер выхода линии задержки 1, m - число полиномов, используемых при сверточном кодировании, при этом, вход каждого блока оценки является входом соответствующего первого блока накопления 3(l)…3(m), в котором накапливают последние n полученных значений, где n=m*k, k - длина полиномов, а когда полностью накопят n значений, то передают каждое значение с соответствующих m выходов на соответствующие m входы умножителя 4(l)…4(m), и затем стирают все накопленные значения и начинают накапливать следующие значения, в умножителе производят умножение полученных бит по каждому i-тому входу на коэффициент C_i, где i=1, 2…, n, при этом, данные коэффициенты вычисляют один раз заранее для каждого конкретного сверточного кода исходя из его структуры, при этом C_i может принимать значение 0 или 1, с соответствующих m выходов умножителя передают результаты умножения на соответствующие m входы первого сумматора 5(l)…5(m), в котором вычисляют сумму по модулю 2 полученных значений, с выхода сумматора результат суммирования передают на вход второго блока накопления 6(l)…6(m), в котором накапливают последние N полученных значений, где N - объем выборки, определенный заранее, при этом накопленный массив передают на вход второго сумматора 7(l)…7(m), в котором суммируют полученные значения и передают их с выхода на вход делителя 8(l)…8(m), в котором производят деление полученной величины на N, а результат деления передают с выхода на вход блока вычисления оценки вероятности ошибки на бит 9(l)…9(m), в котором получают оценку вероятности ошибки на бит по таблице соответствия, вычисленной заранее, а выход блока вычисления оценки вероятности ошибки на бит является выходом соответствующего блока оценки 2(l)…2(m), при этом выходы каждого из m блоков оценки 2(l)…2(m) подключены к соответствующим m входам блока обработки 10, выход которого является выходом устройства, в котором определяют минимальное значение из всех полученных значений и, таким образом, получают искомую оценку вероятности ошибки на бит.

Предлагаемое устройство по сравнению с прототипом обладает следующим преимуществом: обеспечивает получение оценки вероятности ошибки на бит для текущего режима при использовании кодирования с помощью любого сверточного кода вне зависимости от количества ошибок содержащихся в принятых кодовых словах.

Claims (1)

1. Устройство оценки вероятности ошибки на бит в потоке бит, кодированных свёрточным кодом, содержащее m параллельно включенных блоков оценки, блок обработки и последовательно соединенные первый сумматор, первый блок накопления, второй сумматор, делитель и блок вычисления оценки вероятности ошибки на бит, отличающееся тем, что введены m-отводная линия задержки, являющаяся входом устройства, с выходов которой на вход соответствующих m блоков оценки поступают биты, задержанные соответственно на j бит, где j - номер выхода линии задержки, m - число полиномов, используемых при свёрточном кодировании, при этом вход каждого блока оценки является входом соответствующего первого блока накопления, в котором накапливают последние n полученных значений, где n=m∗k, k - длина полиномов, а когда полностью накопят n значений, то передают каждое значение с соответствующих m выходов на соответствующие m входы умножителя, и затем стирают все накопленные значения и начинают накапливать следующие значения, в умножителе производят умножение полученных бит по каждому i-му входу на коэффициент C_i, где i=1, 2…n, при этом данные коэффициенты вычисляют один раз заранее для каждого конкретного сверточного кода исходя из его структуры, при этом C_i может принимать значение 0 или 1, с соответствующих m выходов умножителя передают результаты умножения на соответствующие m входы первого сумматора, в котором вычисляют сумму по модулю 2 полученных значений, с выхода сумматора результат суммирования передают на вход второго блока накопления, в котором накапливают последние N полученных значений, где N - объем выборки, определенный заранее, при этом накопленный массив передают на вход второго сумматора, в котором суммируют полученные значения и передают их с выхода на вход делителя, в котором производят деление полученной величины на N, а результат деления передают с выхода на вход блока вычисления оценки вероятности ошибки на бит, в котором получают оценку вероятности ошибки на бит по таблице соответствия, вычисленной заранее, а выход блока вычисления оценки вероятности ошибки на бит является выходом соответствующего блока оценки, при этом выходы каждого из m блоков оценки подключены к соответствующим m входам блока обработки, выход которого является выходом устройства, в котором определяют минимальное значение из всех полученных значений и, таким образом, получают искомую оценку вероятности ошибки на бит.

   

Images