RU1521226C - Pulse delay device - Google Patents
Pulse delay deviceInfo
- Publication number
- RU1521226C RU1521226C SU4351905A RU1521226C RU 1521226 C RU1521226 C RU 1521226C SU 4351905 A SU4351905 A SU 4351905A RU 1521226 C RU1521226 C RU 1521226C
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- inputs
- outputs
- pulse
- Prior art date
Links
Images
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Description
Изобретение относится к импульсной технике и может быть использовано в радиотелеметрических и информационно-измерительных системах. The invention relates to a pulse technique and can be used in radio telemetry and information-measuring systems.
Целью изобретения является повышение быстродействия при одновременном уменьшении искажений длительности задержанных импульсов путем введения в состав устройства формирователя N равномерно сдвинутых по времени тактовых импульсов, оперативного запоминающего устройства, блока управления записью и считыванием и новых связей. The aim of the invention is to improve performance while reducing distortion of the duration of delayed pulses by introducing into the shaper device N uniformly time-shifted clock pulses, random access memory, write and read control unit and new connections.
На фиг. 1 приведена блок-схема устройства задержки импульсов; на фиг.2 временные диаграммы, поясняющие его работу. Нумерация эпюр на фиг.2 проведена в соответствии с нумерацией элементов, на выходе которых наблюдаются данные эпюры сигналов. In FIG. 1 is a block diagram of a pulse delay device; figure 2 timing diagrams explaining his work. The numbering of the diagrams in FIG. 2 is carried out in accordance with the numbering of elements at the output of which the data of the diagram of signals are observed.
Устройство задержки импульсов содержит n-разрядный регистр 1 сдвига, генератор 2 тактовых импульсов, делитель 3 частоты, блок 4 записи, вход 5 устройства, блок 6 считывания, формирователь 7 N равномерно сдвинутых во времени тактовых импульсов, оперативное запоминающее устройство (ОЗУ) 8, блок 9 управления записью и считыванием, выход 10 устройства. The pulse delay device contains an n-
Возможная реализация блока 4 записи может быть такой, при которой в его состав входят элемент 11 задержки, формирователь 12 короткого импульса по переднему фронту импульса, группа из N элементов И 13, многостабильный триггер 14, элемент ИЛИ 15, RS-триггер 16. A possible implementation of the recording unit 4 may be such that it includes a delay element 11, a short pulse shaper 12 on the leading edge of the pulse, a group of N elements And 13, a
Возможная реализация блока 6 считывания может быть такой, при которой в его состав входят элемент И 17, формирователь 18 короткого импульса по заднему фронту импульса, первая группа из N элементов И 19, группа из N RS-триггеров 20, вторая группа из N элементов И 21, элемент ИЛИ 22, RS-триггер 23. A possible implementation of the reading unit 6 may be such that it includes an element And 17, a shaper 18 of a short pulse on the trailing edge of the pulse, the first group of N elements And 19, a group of N RS triggers 20, the second group of N elements And 21, OR element 22, RS trigger 23.
Вход n-разрядного регистра 1 сдвига подключен к выходу блока 4 записи. Вход блока записи подключен к входу 5 устройства, а тактирующие входы блока записи подключены к тактирующим входам блока 6 считывания и к соответствующим выходам формирователя 7. Первый вход формирователя 7 подключен к выходу генератора 2 тактовых импульсов и к входу делителя 3 частоты. Второй вход формирователя 7 подключен к выходу делителя 3 частоты, к второму входу блока 6 считывания и к тактовому входу регистра 1 сдвига. Выход первого разряда регистра 1 сдвига подключен к первому входу блока 9 управления записью и считыванием, выход (n-1)-го разряда регистра 1 сдвига подключен к второму входу этого блока. Выходы блока 9 подключены к соответствующим адресным и управляющим входам ОЗУ 8, входы данных которого подключены к информационным входам блока 6 считывания, первый вход которого подключен к выходу регистра 1 сдвига, а выход к выходу 10 устройства. The input of the n-
Блок 4 записи содержит элемент 11 задержки и формирователь 12 короткого импульса по переднему фронту импульса, входы которых объединены и подключены к входу блока записи. Выход элемента 11 задержки подключен к первым входам элементов группы из N элементов И 13, вторые входы которых подключены к тактирующим входам блока 4 записи, а выходы к соответствующим входам многостабильного триггера 14 и к входам элементам ИЛИ 15, выход которого подключен к S-входу RS-триггера 16. Инверсный R-вход RS-триггера 16 подключен к входу формирователя 12 короткого импульса, а выход к выходу блока 4 записи. Выход формирователя 12 короткого импульса подключен к входу обнуления многостабильного триггера 14, выходы которого подключены к информационным выходам блока 4 записи. The recording unit 4 contains a delay element 11 and a short pulse shaper 12 along the leading edge of the pulse, the inputs of which are combined and connected to the input of the recording unit. The output of the delay element 11 is connected to the first inputs of the elements of the group of N elements And 13, the second inputs of which are connected to the clock inputs of the recording unit 4, and the outputs to the corresponding inputs of the
Блок 6 считывания содержит элемент И 17 и формирователь 18 короткого импульса по заднему фронту импульса, входы которых объединены и подключены к первому входу блока 6 считывания. Второй вход элемента И 17 подключен к второму входу блока 6 считывания, а выход к первым входам элементов первой группы из N элементов И 19. Вторые входы этих элементов подключены к информационным входам блока 6 считывания, а выходы к S-входам соответствующих триггеров группы из N RS-триггеров 20, R-входы которых объединены между собой и подключены к R-входу RS-триггера 23 и к выходу формирователя 18 короткого импульса. Выходы триггеров группы из N RS-триггеров 20 подключены к первым входам элементов второй группы из N элементов И 21, вторые входы которых подключены к тактирующим входам блока 6 считывания, а выходы к входам элемента ИЛИ 22. Выход элемента ИЛИ 22 подключен к S-входу RS-триггера 23, выход которого подключен к выходу блока 6 считывания. The reading unit 6 comprises an element And 17 and a short pulse shaper 18 along the trailing edge of the pulse, the inputs of which are combined and connected to the first input of the reading unit 6. The second input of the element And 17 is connected to the second input of the reading unit 6, and the output to the first inputs of the elements of the first group of N elements And 19. The second inputs of these elements are connected to the information inputs of the reading unit 6, and the outputs to the S-inputs of the corresponding triggers of the group of N RS-flip-flops 20, the R-inputs of which are interconnected and connected to the R-input of the RS-flip-flop 23 and to the output of the shaper 18 of a short pulse. The outputs of the triggers of a group of N RS triggers 20 are connected to the first inputs of the elements of the second group of N elements And 21, the second inputs of which are connected to the clock inputs of the reading unit 6, and the outputs to the inputs of the OR element 22. The output of the OR element 22 is connected to the S-input RS-trigger 23, the output of which is connected to the output of the reading unit 6.
Устройство работает следующим образом. The device operates as follows.
Генератор 2 тактовых импульсов формирует тактовые импульсы с частотой следования f1. Делитель 3 частоты снижает частоту следования тактовых импульсов до величины f2 f1/N. На фиг.2 приведен случай формирования делителем 3 тактовых импульсов с частотой f2 f1/4 (N 4). Формирователь 7 вырабатывает в приведенном на фиг. 2 случае четыре тактирующие серии импульсов, смещенные между собой на время T1 1/f1. Сформированные делителем 3 тактовые импульсы поступают на тактовый вход регистра 1 сдвига, выполняющего функцию цифровой линии задержки. Входные импульсы, поступающие в устройство задержки, через элемент 11 задержки подаются на первые входы элементов группы из N элементов И 13, на вторые входы которых поступают тактирующие серии. Элементы И 13 открываются для прохождения импульсов тактирующих серий на время действия входных импульсов. Импульсы тактирующих серий с выходов элементов И 13 поступают на установочные входы многостабильного триггера 14. Количество установочных входов и выходов многостабильного триггера равно числу тактирующих серий N. Перед поступлением на установочные входы многостабильного триггера 14 тактирующих серий он сбрасывается в исходное состояние коротким импульсом, формируемым формирователем 12 по переднему фронту входного импульса. Первым импульсом одной из тактирующих серий, ближайшим к переднему фронту задержанного на элементе 11 задержки входного импульса, производится формирование уровня логической "1" на одном из выходов многостабильного триггера 14. В случае поступления первого входного импульса согласно фиг.2 формирование уровня логической "1" происходит на первом выходе многостабильного триггера 14. Уровень логического "0" на остальных выходах многостабильного триггера 14 остается при этом неизменным. Таким образом производится привязка переднего фронта входного импульса к импульсам одной из тактирующих серий. Точность привязки равна Δt ± T1.The
Тактирующие серии с выходов элементов И 13 через элемент ИЛИ 15 поступают на R-вход RS-триггера 16 и устанавливают его в состояние логической "1". На инверсный R-вход триггера 16 подаются входные импульсы, сбрасывающие его в исходное состояние в момент своего окончания. С выхода триггера 16 сформированные таким образом входные импульсы поступают в регистр 1 сдвига. Элемент 11 задержки обеспечивает устойчивую работу многостабильного триггера 14 и триггера 16 при наложении переднего фронта входного импульса на импульсы тактирующих серий. Этот случай приведен на фиг.2 (вариант а) для первого входного импульса. Привязка переднего фронта входных импульсов к импульсам тактирующих серий, организованная на триггере 16, исключает сбои в работе регистра 1 сдвига при совпадении передних фронтов входных импульсов и тактирующих регистра 1 сдвига тактовых импульсов. Этот случай рассмотрен на фиг.2 (вариант б) для второго входного сигнала. The clocking series from the outputs of the AND 13 elements through the
После поступления входных импульсов в регистр 1 сдвига начинается их продвижение в нем с частотой f2 и организуется запись номера выбранной тактирующей серии с выходов многостабильного триггера 14 в ОЗУ 8. Запись производится под управлением сигналов, формируемых блоком 9 управления записью и считыванием. Исходным сигналом для этого служит информация, поступающая в блок 9 с выхода первого разряда регистра 1 сдвига. В блоке 9 для организации режима записи ОЗУ формируется код адреса ячейки ОЗУ, в которую заносится номер тактирующей серии, а также сигналы, включающие режим записи ОЗУ. Записанный в ОЗУ номер тактирующей серии хранится в нем до появления задерживаемого импульса на выходе предпоследнего (n-1)-го разряда регистра 1 сдвига.After the input pulses arrive in the
С появлением данного сигнала в блоке 9 формируется адрес считываемой ячейки ОЗУ и сигналы, организующие режим считывания содержимого данной ячейки ОЗУ. При этом на вход одного из элементов И 19 поступает в виде уровня логической "1" номер той тактирующей серии, к импульсам которой была произведена привязка данного входного импульса в блоке 4 записи. Одновременно в регистре 1 сдвига может находиться несколько входных импульсов. Блок 9 управления записью и считыванием обеспечивает при этом последовательную запись и считывание номеров тактирующих серий, не нарушая их соответствия входным импульсам. Задержанные входные импульсы с выхода регистра 1 сдвига поступают на первый вход элемента И 17 и на формирователь 18 короткого импульса по заднему фронту задержанного входного импульса. На второй вход элемента И 17 поступают тактовые импульсы с делителя 3 частоты. Элемент И 17 позволяет исключить неоднозначность в выборе тактирующей серии, которая может возникнуть в элементах И 21 из-за задержки срабатывания регистра 1 сдвига. Тактовые импульсы с выхода элемента И 17 поступают на первые входы элемента И 19, на втором входе одного из которых уже находится к этому моменту времени разрешающий потенциал, соответствующий номеру тактирующей серии, считанной из ОЗУ 8. С выхода данного элемента И 19 тактовые импульсы f2 поступают на S-вход соответствующего RS-триггера группы из N RS-триггеров 20, устанавливают его в единичное состояние. Сигналом с выхода данного RS-триггера открывается один из элементов И 21 и разрешается прохождение на его выход импульсов той тактирующей серии, номер которой был считан из ОЗУ 8. Импульсы данной тактирующей серии через элемент ИЛИ 22 поступают на S-вход RS-триггера 23 и формируют на его выходе передний фронт выходного задержанного импульса. Формирование его заднего фронта осуществляется путем сброса триггера 23 в исходное состояние коротким импульсом, вырабатываемым формирователем 18 по заднему фронту задержанного импульса. Этим же коротким импульсом производится установка в исходное состояние RS-триггеров 20.With the appearance of this signal in block 9, the address of the read RAM cell and the signals that organize the read mode of the contents of this RAM cell are formed. At the same time, the number of that clocking series, to the pulses of which the given input pulse was linked in block 4 of the record, is supplied to the input of one of the And 19 elements as a logical level “1”. At the same time, several input pulses can be in
На фиг.2 приведены эпюры сигналов устройства задержки для шести разрядного регистра сдвига при формировании четырех тактирующих серий (n 6, N 4). Эпюры сигналов приведены для граничных условий расположения входного и рабочих импульсов. Величины задержек для случаев а и б соответственно равны: tзад1 n ·T2+ Δt
По сравнению с устройством-прототипом в рассматриваемом устройстве задержки исключена необходимость передачи через регистр сдвига информации о положении фронта входного импульса по отношению к тактирующим импульсам. Это существенно повышает быстродействие устройства. Compared with the prototype device, the delay device in question eliminates the need to transmit information on the position of the front of the input pulse through the shift register with respect to the clock pulses. This significantly improves the performance of the device.
Выигрыш в быстродействии тем более значителен, чем более высокую точность задержки должно обеспечивать устройство. Пропускная способность устройства задержки в этом случае ограничивается только длительностью цикла обращения к ОЗУ 8. The gain in speed is all the more significant, the higher the delay accuracy the device should provide. The bandwidth of the delay device in this case is limited only by the duration of the cycle of access to RAM 8.
В регистр 1 сдвига в рассматриваемом устройстве поступают только входные импульсы. Информация о положении их передних фронтов на время задержки хранится в ОЗУ 8. Это исключает искажение формы и длительности задерживаемых импульсов в устройстве задержки, что делает его доступным для поступления декодирующих устройств и устройств обработки сигналов. In the
По сравнению с устройством-прототипом исключены искажения длительности задержанных импульсов при сравнительно небольшой длительности входных импульсов, соизмеримой по количеству тактов тактирующей последовательности с разрядностью кода, определяющего временное положение фронта входного импульса. Compared with the prototype device, distortions of the duration of the delayed pulses are excluded with a relatively small duration of the input pulses, comparable in the number of clock cycles of the clock sequence with the capacity of the code that determines the temporal position of the front of the input pulse.
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU4351905 RU1521226C (en) | 1987-12-28 | 1987-12-28 | Pulse delay device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU4351905 RU1521226C (en) | 1987-12-28 | 1987-12-28 | Pulse delay device |
Publications (1)
Publication Number | Publication Date |
---|---|
RU1521226C true RU1521226C (en) | 1996-02-20 |
Family
ID=21345662
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU4351905 RU1521226C (en) | 1987-12-28 | 1987-12-28 | Pulse delay device |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU1521226C (en) |
-
1987
- 1987-12-28 RU SU4351905 patent/RU1521226C/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР N 1039022, кл. H 03K 5/13, 1982. Авторское свидетельство СССР N 1333201, кл. H 03K 5/13, 1985. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU1521226C (en) | Pulse delay device | |
US4599710A (en) | Integrated memory circuit of a series-parallel-series type | |
US3665413A (en) | Waveform regenerator for use with a digital correlator | |
US5978295A (en) | Sequential access memories | |
RU1809536C (en) | Device for decoding code | |
RU2108659C1 (en) | Adjustable digital delay line | |
SU1202045A1 (en) | Delay device | |
SU1109808A1 (en) | Dynamic storage | |
SU1338020A1 (en) | M-sequence generator | |
SU750568A1 (en) | Buffer storage | |
SU1529421A1 (en) | Shaper of pulse sequence | |
SU1075255A1 (en) | Parallel binary code/unit-counting code translator | |
JP2667702B2 (en) | Pointer reset method | |
SU1488826A1 (en) | Unit for exhaustive search of combinations | |
SU1197121A1 (en) | Clocking device | |
SU1656512A1 (en) | Self-monitoring recursive sequence generator | |
SU813751A2 (en) | Pulse train selector | |
SU788409A1 (en) | Phasing device | |
SU656107A2 (en) | Digital information shifting device | |
SU951402A1 (en) | Data shift device | |
RU2022448C1 (en) | Noise-like signal simulator | |
SU1322441A1 (en) | Device for delaying pulses | |
SU1112542A1 (en) | Device for delaying rectangular pulses | |
SU1179325A1 (en) | Random number sequence generator | |
RU1800595C (en) | Multi-channel delayed pulse train generator |