PL97928B2 - - Google Patents

Description

Przedmiotem wynalazku jest uklad elektroniczny, którego zadaniem jest zabezpieczenie matrycy przekaz¬ ników wykonawczych systemu zdalnego sterowania urzadzeniami zabezpieczenia ruchu kolejowego przed jednoczesnym wykonaniem wiecej niz jednego polecenia sterujacego. Uklad ten równiez moze znalezc zastosowanie jako uklad sluzacy do wykrywania bledów w sekwencjach slów binarnych przedstawianych w kodzie ze stalym indeksem, a powstajacych w cyfrowych ukladach kodujacych i dekodujacych automatyki i telemechaniki.

Dotychczas matryca przekazników wykonawczych odbiornika polecen sterujacych systemu zdalnego sterowania urzadzeniami zabezpieczenia ruchu kolejowego nie posiada zabezpieczenia przed blednym wykona¬ niem polecen sterujacych. W zwiazku z tym nie jest zapewniony wlasciwy poziom bezpieczenstwa wymagany przy zdalnym sterowaniu urzadzeniami zabezpieczenia ruchu kolejowego czy tez urzadzeniami zasilania trakcji elektrycznej.

W znanych dotychczas cyfrowych ukladach automatyki i telemechaniki stosuje sie powszechnie wykrywa¬ nie bledów polegajace na cyfrowym zliczaniu sum kontrolnych, sprawdzaniu parzystosci lub tez wykrywa sie nieprawidlowe sekwencje stanów logicznych przy pomocy cyfrowych ukladów kombinacyjnych. Metoda zliczania sum kontrolnych lub sprawdzania parzystosci wymaga zapamietania kontrolowanej sekwencji stanów, a nastepnie sprawdzenia jej poprzez zastosowanie odpowiedniego algorytmu rachunkowego. Tego typu rozwiazania J techniczne wymagaja zastosowania bufora pamieciowego o odpowiedniej pojemnosci oraz sumatora lub ukladu kontrolujacego parzystosc. Musza to wiec byc odpowiednio rozbudowane uklady cyfrowe. Dodatkowa wada takiego rozwiazania jest fakt, ze kontrolowana sekwencja musi byc zapamietana w jednym cyklu pracy urzadzenia, zas wykorzystanie jej w przypadku pozytywnego wyniku kontroli moze odbyc sie dopiero w cyklu nactepnym. Kombinacyjne uklady cyfrowe nie posiadaja wady opóznienia czasowego, ale gdy zachodzi koniecznosc kontrolowania dlugiego slowa binarnego, dluzszego niz 6 bitów, komplikuja sie znacznie metody2 97 928 projektowania cyfrowych ukladów kombinacyjnych,co prowadzi do nadmiernej rozbudowy ukladów kontrol¬ nych i uklady te staja sie bardziej zawodne niz kontrolowany obiekt.

Celem wynalazku jest zwiekszenie bezpieczenstwa i niezawodnosci dzialania systemu zdalnego sterowania urzadzeniami zabezpieczenia ruchu kolejowego. Cel ten zostal osiagniety przez zbudowanie ukladu elektfdfliez- nggo kontrolujacego poprawnosc dzialania cyfrowych dekoderów sterujacych praca matrycy przekazników wykonawczych systemu zdalnego sterowania. Uklad wedlug wynalazku zabezpiecza matryce przed jednoczes¬ nym wzbudzeniem sie wiecej niz jednego przekaznika, co jest jednoznaczne z uniemozliwieniem jednoczesnego wykonania wiecej niz jednego polecenia sterujacego w systemie.

Uklad wedlug wynalazku posiada dwa zestawy wejsc, które polaczone sa z wyjsciami dekoderów Sterujacych praca matrycy przekazników, przy czym kazde z wejsc jednego zestawu polaczone jest poprzez rezystor z baza tranzystora, która jednoczesnie polaczona jest poprzez rezystor z masa elektryczna ukladu.

Emiter tego tranzystora polaczony jest poprzez rezystor z masa elektryczna ukladu i jednoczesnie poprzez rezystor z napieciem zasilania a kolektor polaczony jest poprzez rezystor do napiecia zasilania i jednoczesnie z baza tranzystora nastepnego stopnia, którego emiter dolaczony jest do napiecia zasilania a kolektor polaczony jest poprzez rezystor do masy elektrycznej ukladu i jednoczesnie do jednego z dwóch wejsc typowej bramki logicznej.

Natomiast kazde z wejsc drugiego zestawu polaczone jest odpowiednio przez diode i szeregowy z dioda rezystor do bazy tranzystora, która ponadto polaczona jest poprzez rezystor do masy elektrycznej ukladu i poprzez rezystor do napiecia zasilania. Emiter tego tranzystora polaczony jest poprzez rezystor do masy elektrycznej ukladu i jednoczesnie przez rezystor do napiecia zasilania. Kolektor tego tranzystora polaczony jest poprzez rezystor do napiecia zasilania i jednoczesnie do bazy tranzystora nastepnego stopnia ukladu, którego emiter polaczony jest do napiecia zasilania a kolektor polaczony jest poprzez rezystor do masy elektrycznej ukladu i jednoczesnie poprzez rezystor do bazy tranzystora nastepnego stopnia ukladu. Emiter tego tranzystora polaczony jest do masy elektrycznej ukladu a kolektor polaczony jest poprzez rezystor do napiecia zasilania ijednoczesnie do drugiego z wejsc typowej bramki logicznej realizujacej funkcje sumy logicznej argumentów wejsciowych a wyjscie tej bramki stanowi wyjscie ukladu.

Zaleta ukladu wedlug wynalazku jest mozliwosc kontrolowania w prosty sposób poprawnosci slów binarnych przedstawianych w kodzie ze stalym indeksem a pojawiajacych sie na wyjsciach dekoderów cyfrowych sterujacych praca matrycy przekazników wykonawczych systemu zdalnego sterowania. Wzrost dlugosci kontro¬ lowanych slów binarnych nie wymaga zasadniczych zmian w ukladzie, a jedynie odpowiedniego powielenia ilosci wejsc ukladu kontrolnego. Uklad ten jest bardzo efektywnym dla przypadku kontrolowania kilkudziesieciu wyjsc cyfrowych, zwlaszcza w matrycach deszyfrujacych wykonawczych ukladów automatyki i telemechaniki, to jest tam, gdzie niewykrycie blednej sekwencji sterujacej urzadzeniami wykonawczymi moze narazac gospodarke narodowa na milionowe straty i zagrazac zyciu ludzkiemu.

Przedmiot wynalazku jest przedstawiony w przykladzie wykonania na rysunku, który jest schematem ideowym ukladu elektronicznego.

Wejscia Wu, W^, Wx 3\..Wi n sa wejsciami, na których pojawiaja sie kontrolowane pod wzgledem poprawnosci slowa binarne przedstawiane w kodzie ze stalym indeksem. Slowa te dostarczane sa na wejscia Wn, W12, W13... W<|n zn wyjsc jednego z dwóch dekoderów sterujacych praca matrycy przekazników wykonawczych i pracujacego w kodzie 1 zn, gdzie stalym indeksem kodu jest logiczny stan 1. Kazde z wejsc Wi i, Wx 2, Wx 3 ... Wi n polaczone jest poprzez rezystor odpowiednio Ri i, Ri 2 > Ri 3 ••• R1 n z baza tranzystora n-p-n Tl, która jednoczesnie polaczona jest poprzez rezystor R2 z masa elektryczna ukladu. Rezystory Rn, Ri2> Ri 3 — R1 n wraz z rezystorem R2 tworza dzielnik napieciowy. Wartosc napiecia na rezystorze R2, które steruje tranzystor Tl, zalezna jest od ilosci wejsc Wt x, Wi 2, W! 3 ... W1 n bedacych aktualnie w stanie logicznym 1. Rezystor R5 wraz z rezystorem emiterowym R4 tranzystora Tl ustalaja próg napieciowy dla tranzystora Tl.

Kolektor tranzystora Tl polaczony jest przez rezystor R3 do napiecia zasilania Ucc i jednoczesnie do bazy tranzystora przeciwstawnego p-n-p T2. Emiter tranzystora T2 podlaczony jest do napiecia zasilania Ucc> natomiast kolektor tranzystora T2 polaczony jest przez rezystor R6 do masy elektrycznej ukladu i stanowi jednoczesnie wyjscie WY1 ukladu.

Jezeli napiecie na bazie tranzystora Tl jest mniejsze od napiecia emitera tego tranzystora, bedacego napieciem progowym, to wyjscie WY1 znajduje sie na potencjale elektrycznym masy ukladu, co w przyjetej konwencji stanów logicznych odpowiada stanowi 0. Sytuacja ta ma miejsce, gdy na wejsciach Wtl, Wi2, Wi 3 ... W1 n wystepuje prawidlowe slowo binarne. W sytuacji przeciwnej wyjscie WY1 znajduje sie na potencjale Ucc, co odpowiada w przyjetej konwencji stanów logicznych stanowi 1.97 928 3 Wejscia W0i, W02, W03 ...Wom sa wejsciami, na których pojawiaja sie kontrolowane pod wzgledem poprawnosci slowa binarne przedstawiane w kodzie ze stalym indeksem. Slowa te dostarczane sa na wejscia Woi» W02, W03 ... Wom zm wyjsc drugiego z dekoderów sterujacych praca matrycy przekazników wykonaw¬ czych i pracujacych w kodzie 1 z m, gdzie stalym indeksem jest stan logiczny 0. Kazde z wejsc W0i, W02, W03 ... Wom polaczone jest odpowiednio poprzez diode D0i, D02 > Do3 — Dom i szeregowy z nia rezystor R71, ^7 2* R73 — R7m do bazy tranzystora n-p-n T3, która ponadto polaczona jest poprzez rezystor Rg do masy elektrycznej ukladu, a poprzez rezystor R8 do napiecia zasilania Ucc. Emiter tranzystora T3 zasilany jest z dzielnika napieciowego Ri t, R12, który ustala próg napieciowy dla tranzystora T3. Kolektor tranzystora T3 polaczony jest poprzez rezystor Rx 0 do napiecia Ucc i jednoczesnie do bazy tranzystora przeciwstawnego p-n-p T4. Emiter tranzystora T4 polaczony jest z napieciem zasilania Ucc, natomiast kolektor tranzystora•T4 polaczony jest poprzez rezystor R] 3 do masy elektrycznej ukladu i jednoczesnie poprzez rezystor R! 4 do bazy tranzystora n-p-n T5. Emiter tranzystora T5 dolaczony jest do masy elektrycznej ukladu. Kolektor tego tranzystora polaczony jest poprzez rezystor Rx 5 do napiecia UGC i jednoczesnie stanowi wyjscie WYO ukladu.

Jezeli na wejsciach W0i, W02, W03 ... Wom znajduje sie prawidlowe slowo binarne, to napiecie na bazie tranzystora T3 jest wieksze od progu napieciowego ustalonego przez dzielnik Rlly R12 na emiterze tego tranzystora. Tranzystor T3 jest nasycony i na jego kolektorze panuje napiecie duzo mniejsze od napiecia Ucc co wystarcza do nasycenia tranzystora przeciwstawnego p-n-p T4. Wobec tego na bazie tranzystora T5 panuje napiecie zblizone do napiecia Ucc, co powoduje nasycenie tranzystora T5. Wyjscie WYO ukladu znajduje sie wobec tego na potencjale masy elektrycznej ukladu co odpowiada stanowi logicznemu 0. W sytuacji przeciwnej, gdy na wejsciach W0i, W02, W03 ... Wom pojawi sie nieprawidlowe slowo binarne, stan wyjscia WYO zmienia sie ze stanu logicznego 0 na 1. Wyjscia WY1 i WYO polaczone sa do wejsc typowej bramki logicznej B, realizujacej funkcje sumy logicznej argumentów wejsciowych WY1 i WYO. Pojawienie sie stanu logicznego 1 na którymkolwiek z wyjsc WY1 lub WYO, co swiadczy o wystapieniu blednego slowa binarnego na wejsciach Wi i, Wi 2, Wx 3 ... W1 n lub W01, W02, Wq3 ... Wom, powoduje pojawienie sie stanu logicznego 1 na wyjsciu bramki B i stanowi kryterium wystapienia bledu w sekwencjach kontrolowanych slów binarnych, sterujacych praca matrycy przekazników wykonawczych i moze byc dalej wykorzystane do uniemozliwienia wykonania blednego zasterowania.

Claims (1)

1. Zastrzezenie patentowe Uklad elektroniczny zabezpieczajacy matryce przekazników wykonawczych systemu zdalnego sterowania urzadzeniami zabezpieczenia ruchu kolejowego, w którym to systemie matryca przekazników wykonawczych polaczona jest z dwoma dekoderami cyfrowymi pracujacymi w kodach stalomdeksowych, znamienny t y m , ze matryca przekazników wykonawczych polaczona jest z dwoma zespolami wejsc kontrolnych (Wi 1, Wi 2, Wi 3 .., W1 n) oraz (W01, W02, W0 3 ... Wom), przy czym kazde z wejsc (W, {, W! 2, Wt 3 ... W! n) polaczone jest poprzez rezystor odpowiednio (Ri i, Ri 2 > Ri 3 ... R1 n) z baza tranzystora n-p-n (Tl), która jednoczesnie polaczona jest poprzez rezystor (R2) z masa elektryczna ukladu, a jego emiter polaczony jest poprzez rezystor (R4) z 'masa elektryczna ukladu ijednoczesnie poprzez rezystor (R5) z napieciem zasilania (Ucc), a kolektor tego tranzystora polaczony jest poprzez rezystor (R3) do napiecia zasilania (Ucc) i jednoczesnie z baza tranzystora p-n-p (T2), którego emiter dolaczony jest do napiecia zasilania (Ucc) a kolektor, stanowiacy wyjscie (WY1), polaczony jest poprzez rezystor (R6) do masy elektrycznej ukladu i jednoczesnie do jednego z dwóch wejsc typowej bramki logicznej (B), natomiast kazde z wejsc (W0i) W02, W03 ... Wom) polaczone jest odpowiednio przez diode (D0i, D02, D03 ...Dom) i szeregowy z dioda rezystor odpowiednio (R71, R72, R73 ..^7^) d0 bazy tranzystora n-p-n (T3), która ponadto polaczona jest poprzez rezystor (R9) do masy elektrycznej ukladu, a poprzez rezystor (RR) do napiecia zasMania (Ucc), a emiter tego tranzystora polaczony jest poprzez rezystor (Rn ) do masy elektrycznej ukladu i jednoczesnie poprzez rezystor (Rx 2) do napiecia zasilania (Ucc), a kolektor tego tranzystora polaczony jest poprzez rezystor (R'i0) do napiecia zasilania (Ucc) i jednoczesnie do bazy tranzystora p-n-p (T4), którego emiter polaczony jest do napiecia zasilania (Ucc), a kolektor polaczony jest poprzez rezystor (Rj 3) do masy elektrycznej ukladu i jednoczesnie poprzez rezystor (R14) do bazy tranzystora n-p-n (T5), którego emiter polaczony jest do masy elektrycznej ukladu, a kolektor, stanowiacy wyjscie (WYO), polaczony jest poprzez rezystor (Ri5) do napiecia zasilania (Ucc) i jednoczesnie do drugiego z wejsc typowej bramki logicznej (B), realizujacej funkcje sumy logicznej argumentów wejsciowych (WY1) i (WYO), a wyjscie bramki (B) stanowi wyjscie ukladu (WY).97 928 Prac. PoJigrjf. UP PRL naUa-i 120+18 Cena 45 zl