Przedmiotem wynalazku jest procesor cyfrowy z ukladem taktujacym, przystosowanym do wy¬ twarzania impullsów taktujacych w odpowiednilch fazach na odpowiednich przewodach wyjsciowych, które steruja kolejne cykle maszynowe, a ponadto posiada pamiec, licznik programu wraz z reje¬ strem adresowym, sluzacym do adresowania pa¬ mieci oraz duza ilosc obwodów logicznych pola¬ czonych z odpowiednimi jednostkami procesora cyfrowego.W znanym procesorze cyfrowym powyzszego ty¬ pu rejestr adresowy pamieci zwieksza normalnie swoja zawartosc o jednosc, lecz sterowany innym okreslonym rozkazem moze byc przystosowany do zmiany swlojej zawartosci o inna wielkosc, niz jednosc. Pojemnosc pamieci wykorzystywana jest dla wprowadzania specjalnych rozkazów, aby wy¬ specyfikowac sterowanie rejestru adresowego, aby zmienil swoja zawartosc od innej wielkosci, niz jednosc. Niedogodnosc polega na tym, ze zajmuje sie pojemnosc pamieci magazynowaniem takich specjalnych rozkazów.Celem niniejszego wynalazku jest opracowanie procesora .cyfrowego opisanego typu, w którym pojemnosc pamieci zostaje zachowana.Procesor cyfrowy wedlug wynalazku charakte¬ ryzuje sie tym, ze obwody logiczne, przystosowane do przetwarzania sygnalów sterujacych na sygnaly kontrolne kolejnosci logicznej, sa równiez przy¬ stosowane do wytwarzania taktowanych sygnalów odpowiedzi, które poprzez pamieciowa szyne od¬ powiedzi sa doprowadzone do kazdego z logicznych obwodów, sa przekazywane do dalszego obwodu logicznego w liczniku programu, polaczonego z ukladem taktujacym i sa przystosowane do stero¬ wania funkcji licznika programu w sposób zalezny od chwiflii taktu w cyklu maszynowym, przy czym sygnaly odpowiedzi otrzymywane sa za pomoca dalszego obwodu logicznego.Logiczny obwód wykonawczy przystosowany jest do odezwu na pierwszy sygnal odpowiedzi w pier¬ wszej chwili taktu w cyklu maszynowym powodu¬ jac, ze adres w rejestrze adresowym jest mody¬ fikowany niesekwencyjnie zgodnie z liczba mody¬ fikujaca rejestrowana przez czesc sygnalu wyjscio¬ wego pamieci nadanego na szyne pamieciowa.Logiczny obwód wykonawczy przystosowany jest do odezwu na drugi z sygnalów odpowiedzi dru¬ giej chwili taktu w cyklu maszynjowym, powoduje odczytanie z pamieci i powoduje nadanie sygnalu wskaznikowego do wszystkich obwodów logicz¬ nych, wskazujacego tym obwodem logicznym, ze pojawiajacy sie wówczas sygnal wyjsciowy na szy¬ nie pamieciowej ma nie byc traktowany jaklo roz¬ kaz. Logiczny obwód wykonawczy przystosowany jest do odezwu na trzeci z sygnalów odpowiedzi trzeciej chwili taktu w cyklu maszynowym, po- 95 4033 95403 4 wodujac wyczytanie slowa z pamieci i nadanie go do rejestru adresiowego jako nowego adresu.Pamiec procesora zawiera pamiec stala przysto¬ sowana do wprowadzania rozkazów i informacji.W procesorze cyfrowym wedlug niniejszego wy¬ nalazku sterowania adresowego rejestru pamieci dokonuje sie poprzez wykorzystanie sygnalów tak¬ tujacych odpowiedzi na szynie pamieciowej za¬ miast wprowadzanych do pamieci specjalnych roz¬ kazów. W ten sposób zostaje osiagnieta oszczed¬ nosc pojemnosci pamieci.Przedmiot wynalazku jest przedstawiony w przykladzie wykonania na rysunku, na którym fig. 1 pfcz*e^stawia schemat . blokowy procesora, fig. 2 —-. (przebiegi czasowe cztero-fazowego sterowania poszczególnych ukladów procesora, a fig. 3—7 przedstawiaja rózne formaty rozkazów procesora.Nawiazujac do fig. 1 procesor 10 pelni role jed¬ nostki sterujacej dla koncówki abonenckiej prze¬ kazujacej wraz z innymi podobnymi koncówkami informacje do centralnej maszyny cyfrowej zbie¬ rajacej te dane. Cykl maszynowy procesora 10 sklada sie z 16 taktów, a uklad taktujacy 12 ge¬ neruje 16 odrebnych sygnalów taktujacych, TP1 do TP16. Pomiedzy kazdymi kolejnymi impulsami taktujacymi, na przyklad TPl i PT2, generowane sa cztery niezalezne, sygnaly czasowe, dajace czte-i ry fazy dzialania.W procesorze 10 wykorzystano czterofazowe uklady scalone MOS wielkiej skali integracji. Ich cztery czasowe fazy dzialania przedstawione sa na filg. 2 "i oznaczone odpowiednio 01, 0 2, 0 3 i 0 4. Fazy 01 i 0 3 sa 'podawane do kazdego ukladu scalonego, w których niezaleznie sa z nich generowane fazy 0 2 i 04.Z fig. 2, w szczególnosci z przebiegu A wynika ze impuls z fazy 01 jest stosunkowo waskim im¬ pulsem, podczas gdy impuls z fazy 0 2 jest im¬ pulsem o dluzszym czasie trwania. Drugim wa¬ skim impulsem jest impuls z fazy 0 3 podczas gdy impuls z fazy 0 4 jest dluzszy. Przednie zbocza impulsów faz 0 1 i 0 2 pojawiaja sie jed¬ noczesnie, podobnie jak przednie zbocze impulsów faz 0 3 i 0 4. Jednakze, tylne zbocza impulsów faz 0 1, 0 2, 0 3 i 0 4 wystepuja w róznych mo¬ mentach czasowych, stad powstal termin cztero¬ fazowe sterowanie.Powracajac do fig. 1 nalezy stwierdzic, ze pod¬ stawowym elementem procesora jest pamiec stala 14. Pamiec ta ma pojemnosc 4.09*6 slów dwumasto- -bitowych, z których kazde jest rozkazem lub czescia rozkazu sterujacego procesorem. Pamiec stala 14 jest zbudowana calkowicie z elementów pólprzewodnikowych typu MOS, a jej zawartosc jest ustalana w czasie wytwarzania. Tak wiec pa¬ miec 14 zawiera staly program obejmujacy rózne rozkazy sterujace obwodami logicznymi procesora.Pamiec stala 14 pod wplywem sygnalów steru¬ jacych podawanych z licznika programu, wysyla równolegle zbiór sygnalów bedacych logicznymi „jedynkami" lub „zerami" do konwertora rów- nolegló-szeregowego 18. Konwerter równoleglo -szeregowy zamienia informacje z pamieci wy¬ dawana równolegle, na sygnal szeregowy podawa¬ ny na linie 20, a z niej na szyne pamieciowa 22.Szeregowy sygnal z szyny pamieciowej 22 jest przesylany do pozostalych bloków procesora, co jest opisane nizej.Adres kazdego rozkazu, który ma byc pobrany z pamieci stalej 14, okresla licznik programu 16, w sklad którego wchodzi rejestr adresowy 24 oraz uklad sterujacy 26. Rejestr adresowy jest zbudowany jako licznik, a jego zawartosc moze byc równa dowolnej liczbie z przedzialu 0 do 4095. Aktualny stan licznika rejestru adresowego 24 dkrosla miejsce w pamieci stalej 14, z którego wy- . bierany jest rozkaz podawany do konwertera równolegfrHszeregowego. Przykladowo, je&li stan licznika rejestru adresowego wynosi 1029, wów¬ czas na wyjsciu pamieci stalej 14 pojawia sie rozkaz umieszczony pod adresem 1029. Licznik w rejestrze adresowym 24 zwieksza swój stan o 1 po kazdym cyklu maszynowym, chyba ze jest wysterowany inaczej. To znaczy, ze normalnie po szesnastu sygnalach taktujacych TP wytworzonych iprzez uklad taktujacy w kazdym cyklu maszyno¬ wym, licznik rejestru adresowego 24 zwiekszy swój stan o jeden.Ponadto licznik rejestru adresowego 24 pod wplywem sygnalów sterujacych ukladu steruja¬ cego 26, zwieksza swój stan w sposób niesekwen- cyjny, to znaczy o wartosc rózna od jednosci, która to wlasnosc jest niezbedna dla wykonywania skoków do programów umieszczonych w pamieci stalej 14. Oznacza to, ze w celu wykonania okre¬ slonych czynnosci, mozna wyjsc z glównego pro¬ gramu do podprogramu, a nastepnie powirócic do programu glównego, co robi sie w celu ogranicze¬ nia wielkosci pamieci stalej. Ponadto licznik w rejestTze adresowym 24 ma mozliwosc zachowania stanu bez zmiian na czas dluzszy n'iz jeden cykl maszynowy, jesli rozkaz tirwa dluzej ni!z jeden cykl.Przed omówieniem pozostalych bloków proce¬ sora 10 korzystniejszym jest opisanie rodzajów rozkazów przechowywanych w pamieci stalej, na podstawie fig. 3—7, które przedstawiaja 5 forma¬ tów slów rozkazowych pamietanych w pamieci stalej 14.Na fig. 3 pokazano format rozkazu typu DOOP.Slowo rozkazowe na 12 bitów z czego bity bl—b4 zaJwieraja czteirobitowy. kod operacji OP okre¬ slajacy szczególowa tresc rozkazu. Na bitach b5— b8 podawany jest 4-bitowy adres argumentu O, wskazujacy na jeden z rejestrów jako rejestr ar¬ gumentu, a na bitach b9—bl2 4-bitowy adres wy¬ niku D, wskazujacy na jeden z rejestrów jako re¬ jestr wyniku.Na fi&. 4 pokazano format rozkazu typu COP.Bity bl—b4 zawieraja 4-bitowy kod operalcji OP okreslajacy szczególowa tresc rozkazu typu COP. a bity b5—bl2 tworza 8-bitiowa stala C, bedaca argumentem rozkazu.Na fig, 5 pokazano format rozkazu typu FPOP.Bity bl—b4 zawieraja 4-bitowy kod operacji OP okreslajacy szczególowa tresc rozkazu typu FPOP.Bity b5—b8 zawieraja adres jednego z szenastu kanalów, do którego nalezy wyslac 4-bitowy kod 40 45 50 55 60mdi instrukcji F zapisany na bitach b9—bl2. Pod nazwa kanal rozumie sie uklad, do którego moz¬ na dolaczyc jedrna z peryferyjnych jednostek (nie (pokazanych na rysunku).Na- fig. 6 pokazano format rozkazu typu RAOP.Bity bl—b4 zawieraja 4-bitowy kod operacji OP okreslajacy szczególowa tresc rozkazu typu RAOP. Bity B5 i b6 tworza 2-bitowa stala AB, która sluzy do dalszego precyzowania rozkazu okreslonego 4-bitowym kodem operacji. Na bitach b7—bl2 zapisana jest 6-cio bitowa stala RA be¬ daca liczba z przedzialu ± 31. Jesli bit bl2 stalej RA jest logicznym zerem, wówczas liczba jest dodatnia i jej wartosc wyznaczaja bity B7—bil.Jesli bit 12 stalej RA jest logiczna jednoscia — wówczas bity b7—bil zawieraja uzupelnienie do 1 ujemnej stalej RA.Wreszcie fig. 7 przedstawia format rozkazu typu SPOP. Slowo rozkazowe dla tego formatu ma podwójna dlugosc. Bity bl—b4 pierwszego slowa zawieraja kod operacji OP okreslajacy szczególo¬ wa tresc rozkazu typu SPOP. Na bitach b5—b8 znajduje sie adres P jednego z szesnastu kanalów procesora 10. Bity b9—bl2 zawieraja kod statusu S okreslajacy rodzaj statusu, jaki przeslany jest do procesora 10 przez kanal wybrany bitami bo— b8. W drugim slowie na bitach bl—b4 zapisany jest kod instrukcji F, która nalezy przeslac do kanalu o numerze zadanym na bitach b5—b8 pier¬ wszego slowa. Dwubitowe pole b5 i b6 IT dru¬ giego slowa sluzy do dalszego sprecyzowania roz¬ kazu okreslonego kodem operacji OP w pierw¬ szym slowie. Bity b7—bl2 drugiego slowa tworza stala RA z przedzialu ±31 i maja podobna inter¬ pretacje jak bity b7—bl2 w rozkazie typu RAOP.Rozkazy typu COP i RAOP, których budowe pokazano na fig. 4 i 6 maja równiez podwójna dlugosc. Drugie slowo jest wówczas 124itowym adresem miejsca, do którego nalezy skoczyc wy¬ chodzac z programu.Poniewaz kod operacji OP dla wszystkich ty¬ pów formatów rozkazów przedstawionych na fig. 3 do 7 ma dlugosc 4 bitów, liczba podstawowych Tabela 13 1 Rozkaz podstawowy 1. PAC 2. CIB 3. MOV 4. BAC . LAC 6. SIB 7. ADD 8. BAT 9. LOR . SFU 11. SUB 12. BIT 13. LAN 14. UNC . SFT 1,6. BCR Podrozkaz I - PAL * PAR D,0=^0 D,0=0 D,0=fO D,0=0 D,0^0 D,0=0 FFB FTB BSF BST SFT SFT CLR BUC BSR BIR BIS Kod operacji 0000 C=,l C=0 0001 00(10 0011 0100 0101 0110 0111 1000 HCOl - 1010 1011 1100 1101 IT=^11 IT=10 IT=00 IT=01 1110 D,O=^0.D,0=0 D=OG^O 1111 AB=NU AB=11 AB=00 AB=10 Format COP COP DOOP " COP COP COP DOOP COP COP FPOP DOOP COP COP SPOP DOOP RAOP Uklad wybierania rejestrów dokonuje kod opera¬ cji OP z bitów bl—b4 pobieranego rozkazu, w rozkazów wykonywanych w procesorze 10 wyncsi 45 celu stwierdzenia czy rozkaz jest rozkazem MOV, 16. Oprócz tych szesnastu podstawowych rozkazów, dla formatów RAOP i SPOP mozna wyróznic po cztery podrozkazy. W zalaczonej tabeli podane sa wszystkie podstawowe rozkazy procesora 10 w liczbie 16, oraz zwiazane z nimi podrozkazy. Nale¬ zy zauwazyc, ze w przypadku rozkazów typu DOOP ich tresc jest inna, gdy D i O sa rózne Od zera, a inna gdy pola D i O sa jednoczesnie równe zeru. Znaczenie tego rozróznienia bedzie wyjasnione ponizej.Procesor 10 przedstawiony na fig. 1 zawiera szereg rejestrów, z których jest pobierana i do (których jest wpisywana informacja w postaci 8- bitowych znaków. Rejestry te sa wybierane przy pomocy sygnalów z bloku 28 wybierania reje¬ strów i sterowania przeslaniemd, (który zawiera uklad wybierania rejestrów 30 i sumator 32. Blok 28 wybierania rejestrów i sterowania przeslania¬ mi dziala dla rozkazów MOV, ADD, SUB, i SFT, które maja format DOOP przedstawiony na fig. 3.ADD, SUB lub SFT.Z chwila zdekodowania rozkazu nastepuje ana¬ liza pól D i O rozkazu i podawane sa sygnaly na linie od RSDL1 do RSDH4 oraz RSOL1 do 50 RSOH4. Linie te sa dolaczone do kazdego z re¬ jestrów procesora 10 wybieranego przez rozkaz.Odpowiedni sygnal pojawia sie na jednej z linii RSDL1 do RSDL4 i na jednej z linii RSDH1 do RSDH4, oraz na jednej z linii RSOL1 do RSOL4 55 i na jednej z linii RSOH1 do RSOH4. Nastepnie sa wykonywane rozkazy MOV, ADD, SUB badz SFT.Procesor 10 zawiiera trzy rejestry specjalne oraz grupe rejestrów pamietajacych 34 w ilosci od 60 o—1,3, które sa adresowane w rozkazie. Liczba rejestrów pamietajacych 34 jest zalezna od spo¬ sobu wykorzystania procesora. Kazdy z rejestrów pamietajacych 34 ma dlugosc jednego lub wiecej znaków, przy czym znak sklada sie z osmiu 65 biitów. \7 Kaidy rejestr pamietajacy 34 posiada dwa wyj¬ scia, na które jest podawany szeregowa najbar¬ dziej znaczacy znak, poczynajac od najmniej zna¬ czacej pozycjL Jedno z wyjsc jest dolaczone do szyny wejsciowej 36, a drugie do szyny wejscie- 5 wej 38. Jesli uklad wybierania rejestrów 30 wy¬ bierze rejestr 34 jako rejestT argumentu podajac odpowiednie sygnaly na Minach RSOL i RSOH, wówczas znak- pobierany z tego rejestru jest po¬ dawany na szyne wejsciowa 36. Z drugiej strony io jesli uklad wybierania rejestrów 30 wybierze re¬ jestr 34 jako rejestr wyniku podajac odpowiednie sygnaly RSDL i RSDH, wówczas znak pobierany z tego rejestru jest podawany na szyne wejscio¬ wa38. 15 W rejestrach pamietajacych 34 szyna wejsciowa 36 jest doprowadzona równiez na jedno z wejsc kazdego rejestru. Tak wiec, gdy rejestr 34 jest wybrany jako rejestr argumentu, sygnaly wyj¬ sciowe podawane na szyne 36 sa jednoczesnie 20 podawane na wejscie tego rejestru. Po przeslaniu, znak najbardziej znaczacy staje sie znakiem naj¬ mniej znaczacym. W tym przypadku rejestry pa¬ mietajace 34 spelniaja role rejestrów cyklicznych, przesuwnych. Oznacza to, ze po przeslaniu na 25 szyne wejsciowa 36, kazdy pozostaly znak prze¬ suwa sie na bardziej znaczaca pozycje, a znak po¬ dawany na szyne 36 zapamietywany jest na naj¬ mniej znaczacej pozycji rejestru.. Drugie wejscie kazdego z rejestrów pamietaja- 30 cych 34 jest dolaczone do szyny wyjsciowej 40, do której jest równiez dolaczone wyjscie sumato¬ ra 32. Jesli jeden z rejestrów pamietajacych jest - wybrany jako rejestr wyniku, wówczas informa¬ cja; pojawiajaca sie na szynie wyjsciowej 40 zo- 35 stanie w nim zapamietana na pozycji odpowia¬ dajacej najmniej znaczacemu znakowi.Szyny wejsciowe 36 i 38 sa dolaczone do dwóch wejsc sumatora 32. Sumator, pod wplywem syg¬ nalów z ukladu wybierania rejestrów 30, realizu- 40 je dodawanie, odejmowanie badz przesylanie in¬ formacji pojawiajacej sie na szynach 36 i 38 i- po¬ daje wynik na szyne wyjsciowa 40.Oprócz rejestrów pamietajacych 34, w proceso¬ rze znajduja sie jeszcze trzy rejestry specjalne.Naleza do nich rejestr pomocniczy 42, rejestr aku¬ mulatora 44 i rejestr buforowy bloku wejscia/wyj¬ scia 46. Kazdy z tych rejestrów moze byc równiez wybrany jako rejestr argumentu, badz wyniku, przez uklad wybierania rejestrów 30.Blok rejestru pomocniczego 42 sklada sie z sze- scio-znakowego RAR, TA, RTC rejestru 48 oraz ukladu przelaczajacego 49.Rejestr RAR, TA, RTC — 48. sklada sie z dwu- 55 znakowego rejestru przesuwowego RAR (rejestr adresu powrotu) 50, dwiuznakowego rejestru TA — 52, z którego mozna pobrac, przy pomocy odpo¬ wiedniego rozkazu, dwa znaki o stalej wartosci, dwuiznakowego rejestru przesuwnego "RtfC — 54. 60 Pomiedzy rejestracjami RAR — 50, TA — 52 i RTC — 54 nie ma wzajemnych przeslan.Jesli ma byc pobrana informacja z jednego z ' rejestrów RAR, TA lub RTC wówczas przela¬ czajacy uklad logiczny 49 wysyla odpowiednie syg- 65 s naly, wskazujace, który znak^i z którego rejestru ma byc pobrany. Dwa znaki rejestru RAR sa oznaczone jako szósty i piaty znak rejestru RAR/TC/RTC, dwa znaki rejestru TA sa ozna¬ czone jako czwarty i trzeci, dwa znaki rejestru RTC sa numerowane jako drugi i pierwszy znak.Linie wybierajace 1—6 wiodace z ukladu prze¬ laczajacego 49 do rejestru RAR/TA/RTC—48 od¬ powiadaja kolejnym znakom rejestru. Jesli na przyklad,' nalezy pobrac bardziej znaczacy znak z rejestru RAR—50, wówczas sygnal pojawia sie na linii 1 wybierajac szósty znak rejestru RAR/ TA/RTC, a pozostale linie pozostana niewybrane.Spowoduje to, ze bardziej znaczacy znak z reje¬ stru RAR zostanie wyslany na szyne. Podobnie, jesli nalezy pobrac mniej znaczacy znak z reje¬ stru TA — 52, wówczas pojawi sie sygnal na li¬ nii wybierajacej 4, a pozostale linie nie beda wy¬ brane, w ten sposób mniej znaczacy znak z reje¬ stru TA zostanie wyslany na szyne.Pod wplywem sygnalów na liniach wybieraja¬ cych 1—6 zawartosci odpowiednich czesci rejestrów sa przesylane do ukladu przelaczania 49, a z nie¬ go sa podawane na szyne 36, albo na szyne 38.Dwuznakowy rejestr RAR — 50 jest wykorzy¬ stywany do zapamietania 12^bitowego adresu dla pamieci stalej 14. Dwunastobitowe slowo jest pa¬ mietane w sposób nastepujacy: bity bl—b8 sa pamietane *w polu mniej znaczacego znaku reje¬ stru RAR, a bity b9—bl2 sa pamietane na czte¬ rech najmniej znaczacych pozycjach bardziej zna¬ czacego rejestu RAR. Cztery najbardziej znaczace pozycje w polu bardziej znaczacego znaku reje¬ stru RAR sa wówczas niewykorzystane. I*od wply¬ wem odpowiedniego rozkazu 12 bi^ów z rejestru RAR zostanie przeslanych linia 55 do bloku liczni¬ ka programu 16 i wpisanych jako adres do reje¬ stru adresowego 24. Rejestr RAR mozna równiez wykorzystac jako normalny, dwuznakowy rejestr pamietajacy i wówczas jego zawartosc jest prze¬ sylana za posrednictwem ukladu przelaczajacego 49 na szyne 36 lub 38, równiez informacja z szy¬ ny wyjsciowej 40 jest wpisywana do rejestru RAR za posrednictwem ukladu przelaczajacego 49.Rejest TA — 52 jest wykorzystywany jako re¬ jestr adresowy pamietajacy adres, koncówki, któ¬ rej czesc stanowi procesor. Rejestr ten nie jest rejestrem przesuwnym a jedynie zbiorem prze- rzutników, z których mozna pobrac l'6nbitowa, nie zmieniona programowo informacje. Informacja z rejestru TA — 52 jest przeslana za posrednictwem ukladu przelaczajacego 49 na szyne wejsciowa 36 badz 38 w zaleznosci od tego, czy rejestr RAR/ TA/RTC zostal wybrany jako rejestr argumentu badz wyniku. Informacja z szyny wyjsciowej 40 nie jest wpisywana do rejestru TA, Rejestr RTC — 54 jest wykorzystany jako zegar czasu realnego, odmierzajacy okreslony od¬ cinek czasu w przypadku, gdy nalezy zaczekac oa zakonczenie jakiejs operacji. Jsst on rejestrem dwuznakowyim, czyli 16-bitowym, a zatem moze zaliczac czas do 216 — 1 cykli maszynowych pro¬ cesora 10. Informacja z szyny wyjsciowej 40 jest wpisywana do rejestru RTC za posrednictwem954Ó* - a 10 ukladu przelaczenia 49. Raz ina cyifcl, stan reje¬ stru RTC — 54 jest zmniejszany o „1", az do osiagniecia stanu zero. W celu stwierdzenia kiedy stan rejestru RTC staje sie równy zero przepro¬ wadza sie okresowe badanie jego zawartosci.Blok akumulujacy 44 sklada sie z rejestru aku¬ mulatora 56 i zwiazanego z nim ukladu steruja¬ cego 58. Rejestr akuimiulatora 56 jest wybierany przez uklad wybierania rejestrów 30 zarówno ja¬ ko rejestr argumentu jak i rejestr wyniku, a wiec ma charakter rejestru pamietajacego. Po¬ nadto rejestr akumulatora jest zawsze wybrany jako rejestr wyniku, gdy na szynie pamieciowej 22 pojawi sie bod operacji MOV, ADD lub SUB i zostanie rozpoznany przez uklad wybierania re¬ jestrów 30. Tak wiec, jesli na pLrzykiad informacja jest przesylana z rejestrów pamietajacych 34 do drugiego rejestru pamietajacego 34, to bedzie ona równiez podawana do rejestru akumulatora 56.Zapamietywanej przesylanej informacji w przy¬ padku gdy na szynie pamieciowej 22 pojawia sie kod rozkazu MOV, ADD lub SUB pozwala za¬ oszczedzic wiele rozkazów w pamieci stalej 14.Bez tej mozliwosci, w przypadkach gdyby zacho¬ dzila potrzeba przeslania znaku z jednego rejestru pamietajacego 34 do drugiego, a nastepnie zbada¬ nia jego wartosci w akumulatorze, nalezaloby wy¬ konac szereg rozkazów— po pierwsze, przeslac znak do rejestru, nastepnie przesunac zawartosc rejestru o znak, nastepnie przeslac znak do aku¬ mulatora i wreszcie zbadac jego wartosc.W przyjetym rozwiazaniu wystarczy przeslac znak do rejestru pamietajacego aby automacznie znalazl sie on i w akumulatorze, przygotowany do zbadania. ^ Uklad sterujacy 58 bloku akumulujacego 44 ma na celu dekodowanie kodów operacji rozkazów BAC, BAT, LAC, LAN i LOR. Jego dzialanie w przypadku zdekodowania tych rozkazów zostanie opisane pózniej.Ostatnim rejestrem, który jest wybierany przez uklad wybierania rejestrów 30 jest bufor we/wy w bloku 46 wejscia/wyjscia. Rejestr ten jest wy¬ korzystywany do przechowywania informacji prze¬ slanej do procesora 10 z jednej z 16 jednostek peryferyjnych dolaczonych do jednego z 16 kana¬ lów procesora. W rejestrze buforowym pamietane sa dane badz sltaitusy podawane z wybranego ka¬ nalu. Informacja do bufora jest wpisywana tylko w wyniku wykonania odpowiedniego rozkazu.Uklady sterujace bloku wejscia/wyjscia dzialaja pod wplywem rozkazów PAC, UNC i SFU, gdy ich kody operacji 'pojawiaja sie na szynie pamie¬ ciowej 22. Wyjscie rejestru buforowego jest dola¬ czone do szyn wejsciowych 36;i 38.W bloku wejscia/wyjscia 46 jest generowane 16 sygnalów adresowych TCS, z których kazdy jest doprowadzony do jednego z urzadzen zewnetrz¬ nych dolaczonych do procesora 10. Jesli na jednej z linii TCS pojawi sie sygnal, wówczas procesor przechodzi do obslugi kanalu zwiazanego z ta li¬ nia. Do bloku wejscia/wyjscia 46 jest doprowa¬ dzonych 16 linii UDS, sluzacych do przesylania da¬ nych lub statusów z jednostek peryferyjnych do¬ laczonych do kanalów, oraz 16 linii wskazniko¬ wych UDF. Normalnie nal liniach UDS jest prze¬ sylany zakodowany status urzadzenia, chyba, ze urzadzenie przesyla jednoczesnie sygnal wskazni- ikowy UDF. W takim przypadku linia UDS sa przesylane do procesora dane. Oprócz tego, z blo¬ ku wejscia/wyjscia jest wysylany w kazdym ka¬ nale sygnal TCDF, -którym jeslt przesylany 8-bi- towy znak, badz kod instrukcji oraz sygnal wska¬ znikowy TCFFL, którego pojawienie oznacza, ze na linii TCDF podaje sie kod instrukcji, a przy jego braku — dane. Wreszcie do kazdej jednostki peryferyjnej jest przesylany sygnal TCTB8. Sygnal TCTB8 jest jedynie sygnalem strobujacym, który ma za zadanie synchnonizlowac prace procesora 10 z praca jednostek peryferyjnych.W procesorze 10 wystepuje jeszcze jeden rejestr, który jednak nie jest wybierany przez uklad wy¬ bierania rejsetrów 30. Rejestr ten znajduje sie w bloku wskazników 60. Blok wskazników zawiera jednoznakowy rejestr wskazników 62 i zwiazany z nim uklad sterujacy 64. Blok wskazników wy¬ konuje rozkazy BIT, SIB i CIB pojawiajace sie na szynie pamieciowej 22. Rozkaz SIB jest wykorzy¬ stany do zapalenia jednego lub wiecej bitów w rejestrze wskazników 62, a rozkaz CIB jest wyko¬ rzystany do zgaszenia jednego lub wiecej bitów w tym rejestrze. Rozkaz BIT sluzy do badania wartosci wybranych bitów rejestru wskazników 62, a nastepnie wykonania skoku warunkowego ibadz przejscia do nastepnego rozkazu w zaleznos¬ ci od wyniku badania.W bloku licznika programu 16 wykonany roz¬ kaz jest BCR, pojawiajacy sie na szynie pamie¬ ciowej 22.Do ukladu sterujacego 26 w bloku licznika pro¬ gramu jest doprowadzona szyna odpowiedzi 66, na która sa podawane sygnaly z bloku wskazni¬ ków 60, bloku wejscia/wyjscia 46, bloku akumu¬ latora 44 i ukladu wybierania rejestrów 30. Sy¬ gnaly na szynie odpowiedzi 66 sa pojedynczymi impulsami, pojawiajacymi sie szeregowo w taktacli TP1 do TP16 cyklu maszynowego. Odpowiedz blo¬ ku licznika programu 16 na sygnal pojawiajacy sie na szynie odpowiedzi 66 zalezy od taktu, w jakim sygnal ten sie pojawi.Nawiazujac do tabeli i ogólnego opisu proceso¬ ra 10 kazdy z 16 rozkazów podstawowych w niej wymienionych oraz jego modyfikacja przebiega jak nizej.Rozpatrujac jatko pierwsze rozkazy MOV, ADD, SUB i SFT, wykonane w bloku sterowania prze¬ slaniami i wybierania rejestrów 28, które maja format DOOP (jak na fig. 3), to znaczy, ze zawie¬ raja 4 bitowy adres D wskazujacy na rejesjtr wy¬ niku, 4 bitowy adres O wskazujacy rejestr argu¬ mentu oraz 4 bitowy kod operacji OP mówiacy, który z czterech rozkazów jest podawany na szy¬ nie pamieciowej 22 do ukladu wybierania reje¬ strów.W ukladzie wybierania rejestrów sprawdza cie zawsze, czy wszystkie cztery bity w polach D i O rozkazu sa rózne od zera. W przeciwnym przy¬ padku osiem bitów pamietanych w rejestrze aku- 40 45 50 55 6011 9540$ 12 mulatora 56 jest podawanych do ukladu wybie¬ rania rejestrów 80 jako pola D i O rozkazu. W takiej sytuacji 4 najmniej znaczace bity rejestru akumulatora 56 odpowiadaja adresowi rejestru argumentu, a cztery najbardziej znaczace bity re¬ jestru akumulatora 56 odpowiadaja»adresowi reje¬ stru wyniku.Dzialanie zwiazane z wykonaniem rozkazów MOV, ADD, SUB i SFT przez blok sterowania przeslaniami i wybieraniem rejestrów 28 zaklada¬ jac, ze pola D i O rozkazu sa rózne od zera, badz, ze znak z rejestru akumulatora zostal przeslany do ukladu wybierania rejestrów 30 jest nastepu¬ jace: Rozkaz MOV sluzy do przeslania znaku z jednego z rejestrów pamietajacych 34 do drugiego rejestru 34, znak przesylany jest pobierany z naj¬ bardziej znaczacej pozycji rejestru argumentu i podawany na szyne wejsciowa 36. W tym samym czasie znak ten jest przesuwany na najmniej zna¬ czaca pozycje w rejestrze argumentu. Przesylany znak jest podawany z szyny 36 na wejscie suma¬ tora 32 i pojawia sie bez zmian na szynie wyjscio- iwej sumatora 40. Znak szyny 40 jest wpisywany do rejestru akumulatora 56 i na najmniej znacza¬ ca pozycje rejestru wyniku. Poziostale znaki w rejestrze wyniku sa przesuwane o jedna pozycje w kierunku bardziej znaczacym, a najbardziej znaczacy znak jest gubiony.W przypadku wykonywania rozkazu ADD naj¬ bardziej znaczacy znak z wybranego rejestru ar¬ gumentu jest podawany na szyne 36 i jednoczesnie na najmniej znaczaca pozycje tego rejestru, z przesunieciem pozostalych znaków o jedna pozy¬ cje w kierunku bardziej znaczacych. Podobnie, najbardziej znaczacy. znak, z rejestru wyniku zo¬ staje przeslany na szyitfe wejsciowa 38 z jedno¬ czesnym przesunieciem pozostalych znaków o jed¬ na pozycje w kierunku bardziej znaczacych. W sumatorze nastepuje dodanie bitów pojawiajacych sie na szynach 36 i 38, a suma jest podawana na szyne wyjsciowa 40. Sygnaly z szyny wyjsciowej 40 sa zapamietywane w rejestrze akumulatora 56 i na najmniej znaczacej pozycji znaku w wybra¬ nym w rejestrze wyniku.Dla rozkazu SUB najbardziej znaczace znaki z wybranych rejestrów argumentu i wyniku sa po¬ dawane na szyne 36 i 38, a sumator 32 realizuje odejmowanie binarne liczby pojawiajacej sie na szynie 36 od liczby z szyny 38. Sygnal róznicy jest wysylany na szyne wyjsciowa sumatora 40 i zapamietywany w rejestrze akumulatora i na najmniej znaczacej pozycji znaku w wybranym rejestrze wyniku.Rozkaz SFT powoduje przesuniecie cykliczne zawartosci wybranego rejestru. W rozkazie SFT pole O zawiera adres wybieranego rejestru, a pole D liczbe przesuniec o znak zawartosci wybranego rejestru. Jesli, dla przykladu, pole D rozkazu po¬ dawanego z szyny pamieciowej 22 do ukladu wy¬ bierania rejestrów 30 jest równe 0011, a pole O jest równe 0100, to oznacza, ze zawartosc czwarte¬ go rejestru pamietajacego ma byc przesunieta cy¬ klicznie o trzy znaki w kierunku bardziej zna¬ czacych, czyli, ze trzy najbardziej znaczace znaki zostana przesuniete na trzy najmniej znaczace po¬ zycje znakowe, a wszystkie pozostale znaki zosta¬ na przesuniete o trzy pozycje w kierunku bar¬ dziej znaczacych.Rozkaz SFT ma inna interpretacje w przypad¬ ku, gdy pole D rozkazu jest równe zeru. Wówczas rozkaz SFT spowoduje wyzerowanie wszystkich pozycji rejestru wybranego w polu O. Tak wiec, jest to podrozkaz rozkazu SFT oznaczony skró- tern CLR. Po zdekodowaniu podrozkazu CLR -uklad wybierania rejestrów 30 wysyla sygnal CLR do wybranego rejestru.Czas potrzebny do wykonania normalnych roz¬ kazów MOV, ADD lub SUB jest równy jednemu cyklowi maszynowemu. Jesli pola D i O rozkazu sa jednoczesnie równe 0000, wówczas jest potrze¬ bny dodatkowy cykl maszynowy dla przeslania zawartosci akumulatora 56 do ukladu wybierania rejestrów 30. Dla rozkazu SFT czas wykonywania rozkazu zalezy od zawartosci pola D rozkazu (licz¬ ba przesuniec o znak). Jesli pole D jest równe 0000 (rozkaz CLR) lub 0001, wówczas jest potrze¬ bny jeden cykl. Jesli pole D jest równe 0010 lub 0011, sa potrzebne dwa cykle, a jesli pole D jest równe 0100 lub 0101, sa potrzebne trzy cykle itd.Po zakonczeniu wykonywania rozkazu uklad wybierania rejestrów 30 wysyla odpowiedz do bloku licznika programu 16 po szynie 66, by blok licznika programu mógl pobrac z pamieci stalej 14 nastepny rozkaz.W bloku akumulatora jest wykonywanych 5 roz¬ kazów, BAC, BAT, LAC, LAN i LOR. Wszystkie te rozkazy maja format COP, czyli skladaja sie z -bitowego kodu stalej C i 4-bitowego kodu ope- racji OP okreslajacego rodzaj rozkazu.Wykonanie rozkazu LAC przez uklad sterujacy akumulatora 58 polega na przeslaniu stalej za¬ wartej w polu C rozkazu do rejestru' akumulato- ^ ra 56. Rozkaz LAN powoduje wykonanie iloczynu logicznego stalej z pola C rozkazu, ze znakiem za¬ wartym w rejestrze akumulatora 56 i Wpisanie wyniku ponownie do rejestru akumulatora. Po¬ dobnie rozkaz LOR polega na wykonaniu sumy 45 logicznej stalej z pola C rozkazu ze znakiem za¬ wartym w rejestrze akumulatora 56 i wpisanie wyniku ponownie do rejestru akumulatora.Czas wykonywania rozkazów LAC, LAN i LOR jest równy jednemu cyklowi maszynowemu, po 50 którym uklad sterujacy 58 wysyla po szynie 66 odpowiedz do bloku licznika programu, aby po¬ bral nastepny z kolei rozkaz z pamieci stalej 14.Rozkazy BAC i BAT powoduja wykonanie w bloku licznika programu 16 skoku warunkowego. 55 Dla rozkazu BAC skok nastepuje wówczas, gdy kazdej jedynce w polu C rozkazu odpowiada je¬ dynka w rejestrze akumulatora 56. Jesli w wyni¬ ku wykonania jednego z tych rozkazów ma na¬ stapic skok, adres miejsca, do którego nalezy sko- 60 czyc znajduje sie w nastepnej komórce pamieci stalej 14. Jesli skok jest nieefektywny, wówczas nastepna komórka jest pomijana, a licznik pro¬ gramu pobral rozkaz z drugiej z kolei komórki.Jesli skok jest nieefektywny, uklad sterujacy 58 65 wysyla na szyne odpowiedzi 66 sygnal informuja-9546$ 13 14 ey o braku skoku. W bloku licznika programu na¬ stepuje wówczas zwiekszenie stanu licznika reje- * stnu adresowego 24 dodatkowo o jeden, przed po¬ braniem nastepnego rozkazu z pamieci stalej 14.Jesli iskok jest efektywny, uklad sterujacy 58 wy¬ syla na szyne odpowiedzi 66 sygnal informujacy o skoku bezwzglednym. Wówczas blok licznika pro¬ gramu powoduje wyczytanie zawartosci nastepnej taomóirki pamiejd stalej i podanie jej ,na szyne pa- miecicwa 22. Nastepnie sygnal z szyny pamieciowej 22 jest wprowadzany do rejestru adresowego 24 bloku licznika i jest wyczytywana nowa komórka z pamieci stalej. Czas wykonywania rozkazów BAC luib BAT wynosi dwa cykle maszynowe.Uklad sterujacy bloku wejscia-wyjscia 46 (nie pokazany na rysunku) wykonuje rozkazy PAC, UNC i SFU. Jak wynika z tabeli rczkaz PAC ma przedstawiony na fig. 4 format COP i zawiera dwa podrozkazy PAL i PAR. Podrozkaz PAL ma w pohi C jedynke przedstawiona w zapisie dziesiet¬ nym kodowanym binarnie — 0000 0001, a podroz¬ kaz PAR ma w polu C dwójke — 0000 00.10. Pod¬ rozkaz PAL powoduje pirzeslanie znaku z akumu¬ latora do bloku wejscia/wyjscia 46 i zwiazanie te¬ go Woku na stale z kanalem o numerze okreslo¬ nym przez cztery najmniej znaczace bity w znaku akumulatora. Zwiazanie bloku wejscia/lwyjscia z kanalem przejawia sie tym, ze w rozkazach wy¬ konywanych po podrozkazie PAL, pola P rozkazów bejda ignorowane, a tresc rozkazów bedzie sie od¬ nosic do kanalu zwiazanego rozkazem PAL. Pod¬ rozkaz PAR powoduje odlaczenie zwiazanego ka¬ nalu, tak ze dalsze rozkazy beda wykonywane nor¬ malnie.Czas wykonywania rozkazu PAC wynosi jeden cykil maszynowy, a sygnal na szynie odpowiedzi 22 nakazuje pobranie nastepnego rozkazu.Nastepnym rozkazem wykonywanym w bloku wejscia/wyjscia 46 jest rozkaz UNC, który ma po¬ kazany na fig. 7 format SPOP Rozkaz ten/sklada sie z dwóch slów i w drugim slowie na bitach b5 i b6 znajduje sie pole IT, pozwalajace wyróz¬ nic cztery podrozkazy tego rozkazu. Podrozkaza- mi rozkazu UNC sa podrozkazy FFB, FTB, BSF i BST.Gdy blok wejscia/wyjscia 46 stwierdzi, ze na szynie pamieciowej 22 znajduje sie pierwsze slo¬ wo rozkazu UNC nastepuje porównanie statusu, podawanego z jednostki peryferyjnej do kanalu o numerze podanym w polu P rozkazu, z polem S pierwszego slowa rozkazu. Jesli kod pola S jest zgodny ze statusem w wybranym kanale, zostaje zapalony wskaznik zgodnosci, w przeciwnym przy- padku wskaznik zgodnosci pozostaje zgaszony.Nastepnie na szynie pamieciowej 22 pojawia sie drugie slowo rozkazu, a operacje bloku wej¬ scia/wyjscia 46 zaleza od pola IT okreslajacego (podrozkaz rozkazu UNC. Jesli pole IT jest równe 11, wówczas wykonany jest podrozkaz FFB pole¬ gajacy na tym, ze jesli status w wybranym kana¬ le nie jest zgodny z kodem S, wówczas kod in¬ strukcji z pola F drugiego slowa rozkazu jest przesylany do jednostki peryferyjnej dolaczonej do wybranego kanalu. Gdy status jednostki i kod S sa zgodne, wówczas nastepuje skok relatywny o stala RA. Jesli IT jest równy 10, wykonywany jest ipodriozkaz FTB, w tym przypadku, jesli sta¬ tus urzadzenia i kod S sa zgodne, do urzadzenia w wybranym kanale jest wysylany kod instrukcji F, w iprzecdfwnym wypadku wykonywany jest skok relatywny o stala RA. Gdy kod IT jest równy 00, wykonywany jest podrozkaz BSF polegajacy na tym, ze jesli status jednostki i kod S sa nie¬ zgodne zostaje wykonany skok relatywny o sta¬ la RA. W przeciwnym przypadku, stan licznika programu: zwieksza sie o jeden i przechodzi do pobrania nastepnego rozkazu. Wreszcie, dla kodu IT równego 01 mamy podrozkaz BST. Jesli status jednostki i kod poda S sa zgodne, nastepuje skok relatywny o stala RA, w przeciwnym wypadku zwieksza sie tylko stan licznika programu 16 o jeden.Czas wykonywania kazdego podrozkazu UNC wynosi dwa cykle maszynowe. Po pobraniu pierw¬ szego slowa rozkazu UNC blok wejscia/wyjscia 46 wysyla na szyne odipowiedzi 66 sygnal, który in¬ formuje blok licznika rozkazu aby wyslal na szy¬ ne pamieciowa 22 drugie slowo rozkazu z naste¬ pnej komórki pamieci stalej i ostrzegl pozostale bloki procesora 10, ze pojawiajace' sie na szynie pamieciowej slowo nie nalezy traktowac jako no¬ wy rozkaz. Po przeslaniu drugiego slowa rozkazu UNC, blok wejscia/wyjscia 46 wysyla na szyne od¬ powiedzi sygnal, który informuje blok licznika programu 16, ze nalezy wykonac skok relatywny badz pobrac nastepny rozkaz z pamieci stalej 14.Trzecim rodzajem rozkazu wykonywanego w bloku wyljscia/wejscia 46 jest rozkaz SFU, który ma format FPOP, przedstawiony na fig. 5. Rozkaz ten^po zdekodowaniu w bloku wejscia/wyjscia 46, powoduje przeslanie kodu instrukcji z pola F roz¬ kazu do jednostki peryferyjnej w kanale o nu¬ merze podanym w polu P rozkazu. Przykladem wykorzystania tego rozkazu jest wydruk znaku na drukarce. Znak ten jest przesylany po rozkazie SFU, ale drukarka wtedy juz jest przystosowana na przyjecie tego znaku i nastapi wydruk symbo-. lu okreslonego przez przeslany znak.Czas wykonywania rozkazu SFU równy jest je¬ dnemu cyklowi maszynowemu, a sygnal odpowie¬ dzi na szynie odpowiedzi 22 powoduje, ze blok licznika programu 16 czyta z pamieci stalej na¬ stepny rozkaz.W bloku wskazników 60 sa wykonywane rozka¬ zy SIB, CIB, BIT. Kazdy z tych rozkazów ma format COP, to znaczy, ze kazdy z nich sklada sie z 4-bitowego kodu operacji OP okreslajacego rodzaj rozkazu i 8-bitowego kodu stalej C.W wyniku rozkazu SIB uklad sterowania 64 bloku wskazników 80 wykonuje operacje sumy logicznej zawartosci rejestru wskazników 62 i 8 bitowego kodu z plola C rozkazu, a wynik jest pamietany w rejestrze wskazników 62. Rozkaz CIB powoduje wykonanie operacji iloczynu logicznego zawartosci rejestru wskazników z negacja osmiu bitów stalej C rozkazu, a wynik jest pamietany w rejestrze wskazników 62.Rozkaz SIB jest wykorzystywany do ustawiania 40 45 50 55 6095403 jednego lttb wiecej bitów rejestru wskazników 62 ze stanu „0" do stanu „1"- Polega to na umiesz¬ czeniu w polu C jedynek na pozycjach odpowia¬ dajacych zapalanym bitom. Nastepnie operacja su¬ my logicznej spowoduje zapamietanie jedynek na wymaganych pozycjach rejestru wskazników 62.Rozkaiz CIB jest zazwyczaj wykorzystywany do wyzerowania jednego lub wiecej bitów w reje¬ strze wskazników. W tym przypadku w polu C rozkazu, jedynki sa umieszczone na pozycjach od¬ powiadajacych zerowym bitom. W wyniku zanego¬ wania pola C i ziloczynowahiu ze stanem* rejestru, nastepuje zamiana jedynek na zera.Czas wykonania rozkazów SIB i CIB wynosi jeden cykl maszynowy, a sygnal odpowiedzi na szynie 66 wskazuje blokowi licznika programu, aby pobral nastepny rozkaz z pamieci stalej 14.Trzecim rozkazem wykonywanym w bloku wskazników 60 jest rozkaz BIT. Uklad sterujacy bloku wskazników 64 sprawdza, czy kazdej je¬ dynce logicznej z s pola C rozkazu odpowiada bit równy „1" w rejestrze wskazników. Jesli wynik isprawdzenia jest pozytywny, nastepuje skok do miejsca wskazanego przez zawartosc nastepnej ko¬ mórki w pamieci stalej. Jesli wynik sprawdzenia jest negatywny", nastepne slowo z pamieci stalej jest pomijane i dopiero drugie z kolei jest trak¬ towane jako rozkaz.Odpowiedzi wysylane na szynie odpowiedzi 66 w przypadku rozkazu BIT sa identyczne jak dla opisanych uprzednio rozkazów BAC i BAT. Czas potrzebny do wykonania rozkazu BIT wynosi dwa cykle maszynowe.Ostatnim z szesnastu rozkazów wysylanych z pamieci stalej 14 na szyne pamieciowa 22 jest rozkaz skoku BCR. Rozkaz ten ma format RAOP, przedstawiony na fig. 6 i zawiera cztery podroz- kazy uzaleznione od pola BA rozkazu.Jesli pole BA jest równe 10, wykonywany jest podrozkaz BUC, mówiacy, ze stan rejestru adreso¬ wego 24 ma byc zmodyfikowany o liczbe zapisa¬ na w polu RA. Jesli pole BA jest równe 11, mamy do czynienia z podrozkazem BSR. Podrozkaz ten powoduje wykonanie skoku bezwzglednego, to znaczy, ze zawartosc rejestru adresowego 24 zosta¬ je zwiekszona o 1 i jednoczesnie zapamietana w rejestrze RAR-50. Osiem najmniej znaczacych bi¬ tów adresu jest zapamietywanych na pozycji naj¬ mniej znaczacego znaku rejestru RAR, a cztery najbardziej znaczace bity adresu zapamietywane sa na czterech najmniej znaczacych bitach naj¬ bardziej znaczacego znaku rejestru RAR. Nastep¬ nie uklad sterujacy 26 spowoduje wpisanie kolej¬ nego slowa z szyny pamieciowej 22 do rejestru adresowego 24, tak wiec z pamieci stalej 14 beda pobierane dalej rozkazy z komórek wskazanych przez adres skoku.Trzecim podrozkazem rozkazu BCR jest podroz¬ kaz BIR, dla którego pole BA jest równe 00.Podrozkaz ten powoduje, ze zawartosc rejestru RAR-50, zmodyfikowana stala RA, jest umieszczo¬ na w rejestrze adresowym 24 bloku licznika pro¬ gramu 16, jako nowy adres rozkazu. Rozkaz ten wykorzystywany jest jako rozkaz powrotu do pro- 16 45 50 55 65 gramu glównego, po wyjsciu z niego podrozkazem BSR.Ostatnim podrozkazem rozkazu BCR jest pod¬ rozkaz BIS, dla którego pole BA jest równe 01.Wykonanie tego podrozkazu polega na zwieksze¬ niu zawartosci rejestru adresowego 24 o jeden i zapamietaniu w rejestrze RAR-50, a nastepnie za¬ wartosc rejestru RAR zmodyfikowana o stala RA wpisywana jest do rejestru adresowego 24, jako nowy adres nastepnego rozkazu.Czas potrzebny do wykonania rozkazu BCR wy¬ nosi dwa cykle maszynowe. Sygnal odpowiedzi na szynie odpowiedzi 66 w przypadku podrozkazu BSR informuje blok licznika programu aby wyczy¬ tal nastepna komórke pamieci stalej i wyslal na szyne 22, lecz by pozostale bloki nie traktowaly jej jako kod nowego rozkazu. Odpowiedzi na szy¬ nie odpowiedzi 66 dla rozkazów BUC, BIR, BIS mówia, by blok licznika programu zwiejkszyl stan licznika rejestru adresowego o stala RA i dalsze rozkazy pobieral poczawszy od nowego adresu.Jakkolwiek nie jest to przedstawione na fig. 1, to jest oczywiste, ze do kazdego bloku procesora jest doprowadzony sygnal wskaznika rozkazu, zwiazany z rozkazem pojawiajacym sie na szynie pamieciowej 22. Informuje on bloki procesora o tym, czy sygnaly podawane na szynie pamieciowej 22 maja byc traktowane jako slowa rozkazowe.Po przedstawieniu ogólnych zasad dzialania pro¬ cesora nie jest koniecznym omawianie szczególo¬ wej budowy poszczególnych bloków. Jak wspo¬ mniano uprzednio, procesor jest zbudowany z 4- -fazowych ukladów MOS, daje to te korzysc, ze pozwala na wykorzystanie ukladów o wielkiej skali integracji.Szczególowego omawiania natomiast wymagaja sygnaly podawane na szyne odpowiedzi 66. Chwi¬ la, w której pojawia sie impuls na szynie odpo¬ wiedzi 66, wskazuje ukladowi 26 rodzaj dziala¬ nia, jakie nalezy przedsiewziac w wyniku wykona¬ nia okreslonego rozkazu. Kazdy z bloków wykonu¬ jacych poszczególne rozkazy jest dolaczony do szy¬ ny odpowiedzi 22 za posrednictwem pojedynczego tranzystora, który normalnie jest w stanie odcie¬ cia. Gdy blok wykonujacy aktualny rozkaz ma zareagowac w okreslony sposób podajac sygnal na szyne odpowiedzi 66, wlasciwy tranzystor wlacza sie w okreslonym czasie. Tylko jeden z tranzy¬ storów^ dolaczonych do szyny 22 procesora moze byc w dowolnej chwili w stanie przewodzenia.Roboczy uklad polaczen jest stosowany na szy¬ nach wejsciowych 36 i 38 dla rejestrów.Na szyne odpowiedzi 66 mozna podac piec mo¬ zliwych odpowiedzi. Ze wzgledu na zasady dzia¬ lania ukladów typu MOS chwile podawania sy¬ gnalów nie moga byc dokladnie przestawione przy pomocy chwil taktów {TP1—TP16), a tylko przy pomocy chwil TP plus pól taktu.Chwilami, w których moga sie pojawiac impulsy na szynie odpowiedzi 66, sa chwile TP7 + 1/2, TP8 + 1/2, TP12 4- 1/2, TP13 + 1/2 i TP14 + 1/2.Gdy na szynie odpowiedzi 66 pojawi sie impuls w chwili TP7 + 1/2, oznacza on „skok relatywny".Uklad sterujacy 26 ma wówczas potraktowac szesci 17 ostatnich bit6w aktualnego rozkazu, przesylanych na szynie pamieciowej 22, jako adres skoku rela¬ tywnego, zmodyfikowac stan rejestru adresowego 24 o stala RA i wyczytac nowy rozkaz z tak obli¬ czonego adresu. Rozkazami, mogacymi spowodo¬ wac wyslanie impulsu na szyne odpowiedzi 66 w chwili TP7 + 1/2 sa rozkaz UNC, drugie slowo i podrozkazy BUC, BIR i BIS.Nastepny rodzaj odpowiedzi, powodujacy wysla¬ nie impulsu na szynie 66 w chwili TP8 + 1/2, oz¬ nacza „pobierz nastepne slowo". Uklad sterujacy 26 wysyla do pamieci stalej 14 sygnal MREAD w chwili TP16, powodujac odczyt nowego slowa.Slowo to nie jest traktowane jako rozkaz, gdyz nie jest wysylany sygnal wskaznikowy IF. Przy¬ kladowo taka odpowiedz wysyla sie po pierwszym slowie rozkazu UNC, gdyz pierwsze cztery bity drugiego slowa rozkazu UNC nie zawieraja kodu operacji.Kolejnym rodzajem odpowiedzi, powodujacym wyslanie impusu na szynie 66 w chwili TP12 + + 1/2, jest odpowiedz „nie wykonuj skoku". Uklad sterujacy 26 nie wysyla do pamieci sygnalu MREAD w takcie TP16 i zezwala na zwiekszenie stanu licznika programu ponownie o jeden. Sy¬ gnal MRED zostanie wyslany w nastepnym cyklu w takcie TP16 i slowo wyczytane z pamieci bedzie traktowane jako rozkaz. Ten sygnal odpowiedzi wysylaja na szyne odpowiedzi 66 rozkazy BIT, BAC i BAT. Dla kazdego z tych rozkazów adres skoku jest zawarty w nastepnym slowie pamieci stalej 14. Stad, jesli skok jest nieefektywny, slowo to jest zbedne i nie musi byc podawane na szyne pamieciowa 22.Nastepnym rodzajem odpowiedzi, powodujacym wyslanie impulsów na szyne odpowiedzi, 66 w chwilach TP12 + 1/2 i TP13 + 1/2, jest odpowiedz „wykonaj skok bezwzgledny". Uklad sterujacy 26 wysyla do pamieci sygnal MREAD w chwili TP16, a odczytane slowo traktuje jako 12-bitowy adres skcku bezwzglednego, a nie rozkazu. Adres ten jest umieszczany w liczniku rejestru adresowego 24 i uklad 26 wysyla kolejny sygnal MREAD w kolejnym takcie TP16, odczytane tym razem slowo jest juz traktowane jako rozkaz. Przykladowo, te¬ go rodzaju odpowiedzi wysylaja rozkazy BAC, BIT i BAT w przypadku skoku efektywnego oraz rozkaz BSR.Ostatnim rodzajeim odpowiedzi, powodujacyeh wyslanie impulsu na szyne odpowiedzi 66 w chwili TP14 + 1/2, jest odpowiedz „czytaj nastepny roz¬ kaz", wysylana przez pozostale bloki procesora . Uklad sterujacy 26 wysyla w6wczas do pa¬ mieci sygnal MREAD w chwili TP16 i traktuje odczytane^ slowo jako rozkaz, generujac jednoczes¬ nie sygnal wskaznikowy IF. Tego rodzaju od¬ powiedz wysyla rozkaz SFU, drugie slowo rozka¬ zu UNC w przypadku skoku nieefektywnego, oraz rozkazy MOV, SFT, ADD, SUB, LAC, SIR, LAN i LOR. Z zadnych z tych rozkazów nie jest zwia¬ zany skok, a zatem nastepne slowo w pamieci l* nie ma zadnego, specjalnego znaczenia i jest trak¬ towane jako zwyczajny rozakaz. PL