PL62336B1 - - Google Patents

Description

Pierwszenstwo: Opublikowano: 10.111.1971 62336 KI. 21ax, 36/22 MKP H 03 k, 23/08 UKD Wspóltwórcy wynalazku: Edmund Porzadkowski, Andrzej Barwicz Wlasciciel patentu: Politechnika Warszawska (Katedra Urzadzen Radio¬ technicznych i Telewizyjnych), Warszawa (Polska) Dekada szybkoliczaca Przedmiotem wynalazku jest dekada szybkolicza¬ ca z deszyfratorem. Czestotliwosc graniczna dotych¬ czas znanych dekad szybkoliczacych zlozonych zwykle z czterech przerzutników jest rzedu 1/7 czestotliwosci granicznej uzytych tranzystorów. To ograniczenie wynika ze skonczonej szybkosci prze¬ rzucania sie pojedynczego przerzutnika zaleznej od jego budowy, oraz z opóznien petli sprzezen zwrot¬ nych, których zastosowanie pozwala czterem prze- rzutnikom liczyc do dziesieciu w kodzie zaleznym od rodzaju sprzezen.Celem wynalazku jest zbudowanie dekady szyb- koliczacej, która by eliminowala wyzej opisane nie¬ dogodnosci i pozwalala przez zastosowanie szyb¬ szych od przerzutników elementów skladowych oraz przez usuniecie sprzezen zwrotnych o których mowa uzyskac lepsze wykorzystanie czestotliwos¬ ciowe tranzystorów, co zwiazane jest z podwyzsze¬ niem czestotliwosci granicznej dekady.Cel zostal osiagniety przez opracowanie ukladu szybkoliczacego wedlug wynalazku, który sklada sie z pierscieniowej piatki liczacej i polaczonej z nia poprzez wzmacniacz z wtórnikiem dwójki dzielacej. Wyjscie dwójki dzielacej stanowi wyjscie dekady. Piatka liczaca oraz dwójka dzielaca pola¬ czone sa z deszyfratorem. Na wejsciu dekady znaj¬ duje sie polaczony z bramka elektroniczna wejscio¬ wy uklad formujacy w postaci jednostabilnego przerzutnika Schmidfa, w którym kolektor drugie¬ go tranzystora polaczony jest poprzez diode Zenera 2 z wejsciem pierscieniowej piatki liczacej, polaczo¬ nym równiez poprzez opornik polaryzujacy diode Zenera z masa lub napieciem zasilajacym (-UEe).We wzmacniaczu róznicowym baza pierwszego 5 tranzystora polaczona jest poprzez opornik sprzegajacy z baza tranzystora nieparzystego pierwszego stopnia, a baza drugiego tranzystora polaczona jest poprzez opornik sprzegajacy z baza tranzystora nieparzystego piatego stopnia pierscie- 10 niowej piatki liczacej. Kolektor pierwszego tran¬ zystora wzmacniacza dolaczony jest bezposrednio do zasilania. Kolektor drugiego tranzystora posia¬ dajacy opór pracy stanowi wyjscie wzmacniacza dolaczone de bazy wtórnika emiterowego, którego 15 emiter dolaczony jest do wejscia dwójki dzielacej.Deszyfrator zawiera polaczonych ze soba 9 ukladów iloczynów logicznych, 7 ukladów sum logicznych oraz 8 wzmacniaczy wyjsciowych.Przedmiot wynalazku przedstawiony jest na ry- 20 sunku, na którym fig. 1 przedstawia schemat blo¬ kowy dekady, fig. 2 przedstawia uklad formujacy z bramka, fig. 3 przedstawia odmiane ukladu formujacego, a fig. 4 przedstawia wzmacniacz róz¬ nicowy z wtórnikiem oraz jego polaczenie z piers- 25 cieniowa piatka liczaca.Przedstawiona na fig. 1 dekada liczaca posiada¬ jaca na swym wejsciu 1 polaczony z bramka elektroniczna 2, wejsciowy uklad formujacy 3, w postaci jednostabilnego przerzutnika Schmidta 30 sklada sie z pierscieniowej piatki liczacej 4 oraz 62336I • 3 polaczonej z nia poprzez wzmacniacz róznicowy z wtórnikiem 5 dwójki dzielacej 6, której wyjscie 7 stanowi wyjscie dekady. Wyjscie 8, 9, 10, 11 i 12 pierscieniowej piatki liczacej oraz wyjscie 13 i 7 dwójki dzielacej dolaczone sa do deszyfratora 14 5 skladajacego sie z polaczonych ze soba dziewieciu ukladów iloczynów logicznych 15, 16, 17, 18, 19, 20, 21, 22, 23, siedmiu ukladów sum logicznych 24, 25, 26, 27, 28, 29, 30 oraz osmiu ukladów wzmacniaczy wyjsciowych 31, 32, 33, 34, 35, 36, 37, 38 polaczonych 10 z zarówkami LI, L2, L3, L4, L5, L6, L7, L8 osmio- segmentowego cyfrowego wskaznika stanu dekady.Wyjscia 9 i 11 pierscieniowej piatki liczacej stano¬ wia jednoczesnie wejscie dodatnich impulsów, a wyjscie 8 stanowi wejscie ujemnych impulsów 15 kasujacych doprowadzonych do pierscieniowej piat¬ ki liczacej w procesie kasowania dekady do stanu „O". Fig. 2 przedstawia bramke elektroniczna 2 oraz uklad formujacy 3. Bramka elektroniczna 2 posiada wejscie 39 do którego doprowadzony jest 20 przebieg bramkujacy.Uklad formujacy 3 jest jednostabilnym przerzut- nikiem Schmidfa w którym kolektor 40 polaczony jest poprzez diode Zenera 41 z wejsciem 42 piers¬ cieniowej piatki liczacej 4, do którego dolaczony 25 jest równiez opornik 43 polaryzujacy diode Zenera którego drugi koniec dolaczony jest do masy lub napiecia zasilajacego (-Uee).Bramke elektroniczna 2 stanowi tranzystor do¬ laczony kolektorem do kolektora, a emiterem do emi- 30 tera pierwszego tranzystora przerzutnika Schmidfa a jego baza 39 stanowi wejscie dla przebiegu bramkujacego. W przypadku pracy w szerszym zakresie czestotliwosci konieczne jest aby do dzielnika napiecia 41, 43 przedstawionego na fig. 3 35 dolaczona byla baza wtórnika emiterowego 44 któ¬ rego emiter jest dolaczony do wejscia 42 pierscie¬ niowej piatki liczacej 4 oraz przez opornik emitera 45 tego wtórnika do masy.W przedstawionym na fig. 4 wzmacniaczu równi- 40 cowym 5 baza 46 pierwszego tranzystora dolaczona jest poprzez opornik 47 do wyjscia 8, a baza 48 drugiego tranzystora dolaczona jest przez opornik 49 do wyjscia 12 pierscieniowej piatki leczacej. Ko¬ lektor pierwszego tranzystora dolaczony jest bezpo- 45 srednio do zasilenia+UCC, a kolektor 50 tranzystora posiadajacego opór pracy 51 stanowi wyjscie wzmac¬ niacza do którego dolaczona jest baza wtórnika emiterowego 52 którego emiter 53 dolaczony jest do wejscia dwójki dzielacej6. 50 Cykl pracy dekady liczacej zrealizowanej wedlug wynalazku jest nastepujacy. W okresie otwarcia bramki elektronicznej 2 to znaczy w okresie zatka¬ nia tranzystora bramkujacego przebieg podawany na wejscie 1 jest formowany w ukladzie 3 i dopro- 55 wadzony do wejscia pierscieniowej piatki liczacej 4, która czestotliwosc przebiegu dzieli przez piec w znany sposób. Przebieg wyjsciowy z pierscienio¬ wej piatki liczacej wzmocniony i formowany we wzmacniaczu róznicowym z wtórnikiem 5 jest do- 60 prowadzony do wejscia dwójki dzielacej 6. Przebieg wyjsciowy posiada czestotliwosc dziesiec razy mniejsza od czestotliwosci przebiegu wejsciowego.Po zamknieciu bramki to znaczy po wprowadze¬ niu w stan przewodzenia tranzystora bramkujacego 65 4 — uklad formujacy przestaje pracowac w zwiazku z czym do wejscia piatki liczacej przestaje byc do¬ prowadzony przebieg zmienny i zarówno piatka jak i dwójka liczaca przestaja liczyc. Informacje o sta¬ nie dekady w postaci potencjalów na wyjsciach 8, 9, 10, 11, 12 piatki oraz 13 i 7 dwójki doprowadzone sa do deszyfratora 14 którego wyjscia steruja za¬ paleniem zarówek LI, L2, L3, L4, L5, L6, L7, L8, cyfrowego wskaznika stanu dekady. Przed rozpo¬ czeciem nastepnego okresu pracy dekady, to jest okresu otwarcia bramki dekada kasowana jest do stanu „O" przy pomocy doprowadzonych z ze¬ wnatrz dekady impulsów kasujacych — z tym, ze do pierscieniowej piatki liczacej doprowadzone sa impulsy dodatnie do punktu 9, 11, impulsy ujemne do punktu 8, a dwójka liczaca kasowana jest w zna¬ ny sposób. PL

Claims (1)

Zastrzezenia patentowe 1. Dekada szybkoliczaca, posiadajaca na swym wejsciu bramke logiczna a skladajaca sie z pierscie¬ niowej piatki liczacej i polaczonej z nia poprzez wzmacniacz róznicowy z wtórnikiem dwójki dzie¬ lacej, której wejscie stanowi wyjscie dekady, przy czym piatka i dwójka liczace polaczone sa z deszy- fratorem znamienna tym, ze dekada posiada pola¬ czony z bramka logiczna (2) wejsciowy uklad for¬ mujacy (3) w postaci jednostabilnego przerzutnika Schmidfa, w którym kolektor (40) drugiego tran¬ zystora polaczony jest przez diode Zenera (41) z wejsciem (42) pierscieniowej piatki liczacej (4) do którego jednym koncem dolaczony jest równiez opornik polaryzujacy diode Zenera (43) którego drugi koniec dolaczony jest do masy lub napiecia zasilajacego (-Uee), zas we wzmacniaczu róznico¬ wym (5) baza (46) pierwszego tranzystora jest polaczona poprzez sprzegajacy opornik (47) z baza (8) tranzystora pierwszego stopnia pierscieniowej ' piatki liczacej, a baza (48) drugiego tranzystora wzmacniacza róznicowego polaczona jest poprzez opornik sprzegajacy (48) z baza (12) tranzystora piatego stopnia piatki, natomiast kolektor pierw¬ szego tranzystora wzmacniacza róznicowego dola¬ czony jest bezposrednio do zasilania (Ucc) a kolektor (50) drugiego tranzystora wzmacniacza róznicowego posiadajacy opór (51) stanowi wyjscie wzmacniacza róznicowego dolaczone do bazy wtórnika emitero¬ wego (52) którego emiter (53) dolaczony jest do wejscia dwójki dzielacej (6) przy czym jej poszcze¬ gólne bloki sa budowane zarówno z tranzystorów p-n-p jak i n-p-n z zachowaniem odpowiedniej biegunowosci zródel zasilania. 2. Dekada wedlug zastrz. l znamienna tym, ze bramke logiczna (2) stanowi tranzystor dolaczony kolektorem do kolektora, a emitrem do emitera pierwszego tranzystora ukladu formujacego (3) podczas gdy jego baza stanowi wejscie (39) prze¬ biegu bramkujacego, przy czym przewodzenie tranzystora bramkujacego (2) powodujace zwarcie pierwszego tranzystora ukladu formujacego (3) od¬ powiada stanowi zamkniecia bramki, a nieprzewo- dzenie tranzystora bramkujacego (2) odpowiada sta¬ nowi otwarcia bramki.62336 3. Dekada wedlug zastrz. 1 i 2 znamienna tym, ze wejsciami dla dodatniego impulsu kasujacego sa bazy (9) i (12) pierwszych tranzystorów drugiego i czwartego stopnia pierscieniowej piatki liczacej (4), a wejsciem dla ujemnego impulsu kasujacego jest baza (8) pierwszego tranzystora pierwszego stopnia piatki. 4. Dekada wedlug zastrz. 1—3 znamienna tym, ze do dzielnika napiecia (41) r (43) ukladu formujacego (3) dolaczona jest baza wtórnika emiterowego (44), którego emiter polaczony jest bezposrednio z wejs- 10 ciem ($2) pierscieniowej piatki liczacej, oraz przez opornik emitera tego wtórnika (45), do masy lub napiecia zasilajacego (-UEe). 5. Dekada wedlug zastrz. 1—4 znamienna tym, ze deszyfrator (14) zawiera polaczonych ze soba dzie¬ wiec ukladów iloczynów logicznych (15 do 23), sie¬ dem ukladów sum logicznych (24—30) oraz siedem wzmacniaczy wyjsciowych (31 do 38) sterujacych zapalaniem zarówek (LI do L8) osmiosegmentowego cyfrowego wskaznika stanu dekady. 5 6 7 "0« 33, G 1 o- ri ri ri 4o Ai4A $ \® t \A Fig. 1KI. 2131, 36/22 62336 MKP H 03 k, 23/08 Ftg. 3 Fiq.A 153 — LDA — 8.

1.71 — 230 egz. PL