PL233271B1

PL233271B1 - Układ generacji ciągu impulsów elektrycznych o regulowanych relacjach czasowych

Info

Publication number: PL233271B1
Application number: PL423627A
Authority: PL
Inventors: Paweł Kwiatkowski
Original assignee: Wojskowa Akademia Techniczna Im Jaroslawa Dabrowskiego
Priority date: 2017-11-28
Filing date: 2017-11-28
Publication date: 2019-09-30
Also published as: PL423627A1

Abstract

Układ przetwornika cyfra-czas, składa się z elektronicznego rejestru z wyjściem równoległym (1), linii opóźniającej (2) zbudowanej z szeregowo połączonych multiplekserów (3a-3n) oraz sieci dystrybucji sygnału o stałym opóźnieniu (4). Multipleksery (3a-3n) posiadają trzy wejścia - dwa informacyjne (5, 6) i jedno sterujące (8) oraz jedno wyjście (7). Wejście informacyjne (5) multiplekserów (3a, 3n) jest dołączone do rejestru (1) a wejście informacyjne (6) multipleksera (3a) może być dołączone do rejestru (1) bądź masy, bądź zasilania układu. Wejście informacyjne (6) multipleksów (3n) jest dołączone do wyjścia (7) poprzedniego multipleksera w linii opóźniającej (2). Wejście adresowe (8) multiplekserów (3a, 3n) jest dołączone do sygnału wejściowego (WE), sygnał wejściowy (WE) jest dołączony do wszystkich wejść adresowych (8) poprzez sieć dystrybucji sygnału o stałym opóźnieniu (4).

Description

Opis wynalazku

Przedmiotem wynalazku jest układ generacji ciągu impulsów elektrycznych o precyzyjnie regulowanych relacjach czasowych. Zgłoszony wynalazek obejmuje dziedzinę wiedzy określoną jako elektronika, w tym zakresie projektowanie urządzeń do precyzyjnej metrologii czasu.

Układy wytwarzające ciągi impulsów elektrycznych o regulowanych opóźnieniach, zwane inaczej generatorami odcinków czasu lub przetwornikami cyfra-czas (ang. Digital-to-Time Converter), znajdują zastosowanie m.in. jako źródła referencyjnych odcinków czasu, elementy automatycznych systemów testujących, dedykowane urządzenia do eksperymentów fizycznych, elementy synchronizujące i opóźniające. W technice cyfrowej tego rodzaju układy najczęściej konstruuje się w oparciu o programowalną linię opóźniającą.

Programowalna linia opóźniająca w swej podstawowej postaci składa się z szeregowo połączonych elementów opóźniających. Elementem opóźniającym może być bramka logiczna, przerzutnik lub dowolny, bardziej złożony układ cyfrowy (np. multiplekser). Czas jaki upływa od wystąpienia wymuszenia na wejściu danego elementu do jego odpowiedzi na wyjściu nosi nazwę czasu propagacji. Zatem na wyjściu kolejnych elementów opóźniających sygnał wejściowy jest opóźniony o wielokrotność czasu propagacji.

W technologii układów programowalnych układ scalony składa się z wielu programowalnych bloków logicznych. Prostym sposobem implementacji linii opóźniającej w tej technologii jest zastosowanie tablic przeglądowych LUT (ang. Look-Up Table) oraz wybór odpowiednich (krótkich/długich) ścieżek połączeniowych pomiędzy nimi (S. Chan „Programmable delay line using configurable logic block”, U.S. patent 7,049,845, may 2006). W takim rozwiązaniu duży wpływ na parametry linii ma opóźnienie ścieżek połączeniowych. Znacznie lepszą rozdzielczość można uzyskać stosując jako elementy opóźniające łańcuchy szybkich przeniesień. Są to elementy układu programowalnego służące do implementacji szybkich operacji arytmetycznych. Charakteryzują się bardzo krótkimi ścieżkami połączeniowymi pomiędzy kolejnymi elementami (multiplekserami szybkich przeniesień). Taka linia opóźniająca może posiadać odczepy wejściowe, do których poprzez dedykowaną sieć dystrybucji sygnału o stałym opóźnieniu (np. linia zegarowa) doprowadzany jest sygnał wejściowy (R. Giordano et al. „Digitally controlled oscillator (dco) architecture” PCT international application no. PCT/IB2015/058390, May 2016). Dalszą poprawę rozdzielczości można uzyskać poprzez np. zastosowanie metody noniusza elektronicznego, tj. dwóch linii opóźniających o nieznacznie różniących się czasach propagacji (K. Cui, X. Liu, R. Zhu „A high-resolution programmable Vernier delay generator based on carry chains in FPGA” Review of Scientific Instruments, vol. 88, 064703, 2017).

W przytoczonych przykładach, a także innych rozwiązaniach linii opóźniających, przetwornik cyfra-czas umożliwia jedynie opóźnianie sygnału wyjściowego względem wejścia. Z kolei generatory odcinków czasu umożliwiające generację ciągu impulsów (np. generator Keysight 81130A) działają w oparciu o metodę zliczania kolejnych okresów sygnału zegarowego. W takim przypadku rozdzielczość generacji ciągu impulsów jest ograniczona do okresu sygnału zegarowego. Poprawę rozdzielczości można uzyskać stosując wiele linii opóźniających połączonych ze sobą na wyjściu poprzez bramkę logiczną (Y.-Y. Chen et al. „Design and Implementation of an FPGA-Based Data/Timing Formatter” Journal of Electronic Testing, vol. 31, no. 5-6, 2015).

Istotą układu będącego przedmiotem patentu jest to, że zbudowany jest z rejestru z wyjściem równoległym, linii opóźniającej składającej się z szeregowo połączonych elementów przełączających (multiplekserów) oraz sieci dystrybucji sygnału o stałym opóźnieniu. Zapisana w rejestrze informacja cyfrowa o postaci ciągu impulsów (odległość pomiędzy poszczególnymi impulsami oraz szerokości impulsów) jest przetwarzana na odpowiedni sygnał elektryczny w oparciu o czas propagacji multipleksera, będącego częścią linii opóźniającej. Dzięki połączeniu jednego z wejść multiplekserów do rejestru a drugiego do wyjścia poprzednich multiplekserów oraz dystrybucji sygnału wejściowego do wejść adresowych multiplekserów przy użyciu sieci dystrybucji sygnału o stałym opóźnieniu możliwa j est generacja ciągu impulsów elektrycznych o regulowanych relacjach czasowych.

Działanie układu według wynalazku jest następujące. Przetwornik znajduje się w jednym w dwóch stanów - stanie aktywnym lub stanie spoczynku. W stanie spoczynku sygnał wejściowy (WE) wybiera poprzez wejście adresowe stan logiczny na wyjścia multiplekserów zgodny ze stanem na wejściach informacyjnych dołączonych do rejestru. Stan tych wejść zależy z kolei od zawartości odpowiednich komórek rejestru. Ponieważ wyjścia są połączone z wejściami informacyjnymi to stan logiczny na wej

PL 233 271 B1 ściu informacyjnym danego multipleksera jest jednocześnie stanem logicznym na wejściu informacyjnym kolejnego multipleksera. W stanie aktywnym następuje dołączenie do wyjścia stanu logicznego z wejścia. Zmiana stanu logicznego na wyjściu danego multipleksera następuje z opóźnieniem równym czasowi propagacji i jest przekazywana do kolejnych elementów, aż do pojawienia się na wyjściu (WY). Sygnał wejściowy, poprzez zmianę swojego stanu logicznego, wyzwala więc generację impulsów, których postać zależy od danej cyfrowej zapisanej w rejestrze (ciąg bitów o stanie logicznym '0' lub '1'). Dodatkowe wejście przetwornika umożliwia określenie stanu końcowego ciągu impulsów (stan logiczny '0' lub '1'). Może być ono dołączone na stałe do określonej wartości logicznej lub do jednego z wyprowadzeń rejestru.

Mając zapisany w rejestrze przykładowy ciąg wartości logicznych '001110011110' oraz stan logiczny niski ('0') na wejściu sterującym (8) na wyjściu uzyskuje się ciąg impulsów jak na Fig. 2, gdzie Ti=2tp ('00'), T2=5tp ('11100'), Ts=3tp ('111'), T₄=4tp ('1111'), a tp to czas propagacji pojedynczego multipleksera.

Zaletą wynalazku jest to, iż pozwala on przy użyciu techniki cyfrowej uzyskać dowolny ciąg impulsów, generowanych z wysoką rozdzielczością równą czasowi propagacji elementu opóźniającego.

Przykład realizacji wynalazku jest bliżej objaśniony w oparciu o rysunki, na którym Fig. 1 przedstawia schemat blokowy układu przetwornika cyfra-czas działającego według proponowanej metody, natomiast Fig. 2 prezentuje przebiegi ilustrujące przykładowy ciąg wytwarzanych impulsów elektrycznych.

Układ przetwornika cyfra-czas w korzystnym przykładzie wykonania został zaimplementowany w układzie programowalnym FPGA (Field Programmable Gate Array) serii Spartan-6 firmy Xilinx (technologia CMOS 45 nm) i umieszczony w generatorze odcinków czasu TIG 101. Układ według wynalazku składa się z elektronicznego, 256-bitowego rejestru z wyjściem równoległym (1) wykonanym przy użyciu pamięci rozproszonej (na elementach LUT), linii opóźniającej (2) zbudowanej z szeregowo połączonych dwustu pięćdziesięciu sześciu multiplekserów (3a, 3n) oraz sieci dystrybucji sygnału o stałym opóźnieniu (4). Sieć ta została wykonana przy użyciu globalnej linii zegarowej układu FPGA. Linię opóźniającą zaimplementowano przy użyciu szeregowo połączonych multiplekserów szybkich przeniesień umieszczonych w jednej kolumnie komórek programowalnych Slice, będących elementem konfigurowalnego bloku logicznego układu FPGA. Każdy z multiplekserów posiada trzy wejścia - dwa informacyjne (5, 6) i jedno sterujące (8) oraz jedno wyjście (7). Wejście informacyjne (5) multiplekserów (3a, 3n) oraz wejście informacyjne (6) multipleksera (3a) jest dołączone do rejestru (1). Wejśc ie informacyjne (6) multipleksów (3n) jest dołączone do wyjścia (7) poprzedniego multipleksera w linii opóźniającej (2). Wejście adresowe (8) multiplekserów (3a, 3n) jest dołączone do sygnału wejściowego WE, sygnał wejściowy WE jest dołączony do wszystkich wejść adresowych (8) poprzez sieć dystrybucji sygnału o stałym opóźnieniu (4), będącą globalną siecią zegarową układu FPGA. Rozwiązanie to pozwoliło uzyskać zakres generacji równy 5 ns oraz rozdzielczość nastaw relacji czasowych w ciągu impulsów elektrycznych 20 ps.

Claims

Zastrzeżenie patentowe

1. Układ przetwornika cyfra-czas, znamienny tym, że składa się z elektronicznego rejestru z wyjściem równoległym (1), linii opóźniającej (2) zbudowanej z szeregowo połączonych multiplekserów (3a-3n) oraz sieci dystrybucji sygnału o stałym opóźnieniu (4), oraz multipleksery (3a-3n) posiadają trzy wejścia - dwa informacyjne (5, 6) i jedno sterujące (8) oraz jedno wyjście (7); wejście informacyjne (5) multiplekserów (3a, 3n) jest dołączone do rejestru (1) a wejście informacyjne (6) multipleksera (3a) może być dołączone do rejestru (1) bądź masy, bądź zasilania układu; wejście informacyjne (6) multipleksów (3n) jest dołączone do wyjścia (7) poprzedniego multipleksera w linii opóźniającej (2); wejście adresowe (8) multiplekserów (3a, 3n) jest dołączone do sygnału wejściowego WE, sygnał wejściowy WE jest dołączony do wszystkich wejść adresowych (8) poprzez sieć dystrybucji sygnału o stałym opóźnieniu (4).