PL202762B1

PL202762B1 - Układ obsługi dekoderowych kart rozszerzeń i uniwersalnych kart rozszerzeń

Info

Publication number: PL202762B1
Application number: PL358050A
Authority: PL
Inventors: Marek Hołub-Górny; Tomasz Hanzlik; Marcin Stabrowski
Original assignee: Adb Polska Sp; Advanced Digital Broadcast Polska Społka Zograniczoną Odpowiedzialnością; Advanced Digital Broadcsat Ltd
Priority date: 2002-12-30
Filing date: 2002-12-30
Publication date: 2009-07-31
Also published as: PL358050A1; US20040141520A1; US7376145B2

Description

Opis wynalazku

Przedmiotem wynalazku jest układ obsługi dekoderowych kart rozszerzeń i uniwersalnych kart rozszerzeń znajdujący zastosowanie w systemach odbioru kodowanych sygnałów telewizyjnych.

Z opisu patentowego US5826044 znany jest kontroler PCMCIA sterujący transferem danych z karty umieszczonej w czytniku kart PCMCIA. Procesor programuje sterownik PCMCIA zgodnie z programem zapisanym w pamięci, tak aby kontroler PCMCIA umożliwiał obsługę karty dekodera MPEG lub karty rejestrującej obraz. Aby umożliwić obsługę dwóch typów kart, urządzenie zawiera dwa typy magistral sterowanych przez kontroler. Gdy w czytniku umieszczona zostanie typowa karta, kontroler łączy kartę do magistrali. Natomiast, gdy w czytniku umieszczona zostanie karta rejestrująca, kontroler łączy kartę do magistrali, która jest odrębnym elementem i posiada inne parametry, w szczególności prędkość transmisji, niż magistrala. Rozwiązanie to opisuje, więc sterowanie przełączaniem odrębnych magistrali o różnych parametrach.

Natomiast z opisu patentowego US5809245 znany jest system posiadający układy przełączające zrealizowane za pomocą multiplekserów. Układ przełączający jest ustawiany w tryb, 1 gdy bit 0 rejestru trybu jest ustawiony na „0”. Układ przełączający łączy magistralę z magistralą w celu transferu danych pomiędzy magistralą systemową i typową kartą, przykładowo modemem. Gdy bit 0 rejestru ma wartość „1”, ustawia się tryb 2. Rozwiązanie opisuje sterowanie przełączaniem odrębnych magistrali o różnych parametrach.

Ponadto z opisu patentowego US6148347 znany jest system zawierający kontroler posiadający dwa tryby pracy, który przemiennie umożliwia dostęp do karty pamięci PCMCIA lub karty, która nie jest zgodna ze standardem PCMCIA. W odpowiedzi na sygnały kontrolne, wysyłane przez procesor, definiujące żądanie dostępu do niestandardowej karty, kontroler aktywuje sygnały kontrolne, zgodnie z wcześ niej zdefiniowanymi parametrami czasowymi, dla buforów oraz sygnał y dla karty pamię ci. Rozwiązanie to dotyczy sterowania buforami tak, aby obsługiwać karty wymagające różnych opóźnień sygnałów przy transmisji danych.

Z opisanego powyż ej stanu techniki znane są urzą dzenia zawierają ce przed czytnikami kart bufor łączący czytnik kart z procesorem służące do chwilowego wychwytywania informacji.

Istota układu obsługi dekoderowych kart rozszerzeń i uniwersalnych kart rozszerzeń, według wynalazku, polega na tym, że odbiornik, poprzez układ sterujący, jest połączony z procesorem, z układem wybierającym i czytnikiem kart połączonym z układem zasilania, do którego to czytnika kart są dołączone trzy bufory, przy czym czytnik kart, poprzez pierwszy bufor i drugi bufor, jest połączony z procesorem, zaś poprzez trzeci bufor jest połączony z układem sterującym.

Korzystnym jest, że układ wybierający zawiera cztery zaciski wejściowe, z których zacisk wejściowy sygnału sterującego połączony jest z wejściem multipleksera, zaś każdy z pozostałych trzech zacisków wejściowych sygnałów sterujących połączony jest z wejściem jednego z trzech inwerterów, przy czym ich wyjścia są połączone elementami NAND, których wyjścia są połączone z wejściem jednego z multiplekserów sterowanych sygnałem wygenerowanym przez procesor.

Istota drugiej odmiany układu, według wynalazku, polega na tym, że ma pierwszy czytnik kart z układem zasilającym i drugi czytnik kart z układem zasilającym oraz ma procesor, który jest połączony szyną sterującą i 8-bitową szyną danych z układem sterującym, którego wejście jest dołączone do odbiornika, oraz który to procesor połączony jest z pierwszym układem sterującym i z drugim układem sterującym oraz poprzez, pierwszy bufor dla pierwszego czytnika kart i drugi bufor dla pierwszego czytnika kart, z pierwszym czytnikiem kart oraz, poprzez pierwszy bufor dla drugiego czytnika kart i drugi bufor dla drugiego czytnika kart, z drugim czytnikiem kart, z układem sterują cym, poprzez trzeci bufor dla pierwszego czytnika kart, połączony jest z pierwszym czytnikiem kart, oraz, poprzez trzeci bufor dla drugiego czytnika kart, połączony jest z drugim czytnikiem kart.

Korzystnie układ wybierający (4A, 4B) zawiera cztery zaciski wejściowe, z których zacisk wejściowy sygnału sterującego (CE2) połączony jest z wejściem multipleksera (27), zaś każdy z pozostałych trzech zacisków wejściowych sygnałów sterujących (BE1, BE2, CE1) połączony jest z wejściem jednego z trzech inwerterów (21, 22, 23), przy czym ich wyjścia są połączone z elementami NAND (24, 25), których wyjścia są połączone z wejściem jednego z multiplekserów (26, 27) sterowanych sygnałem (Pa, Pb) wygenerowanym przez procesor (3AB).

Układ obsługi dekoderowych kart rozszerzeń i uniwersalnych kart rozszerzeń, według wynalazku, zapewnia jednoczesne przetwarzanie sygnałów telewizyjnych przy użyciu dekoderowych kart rozszerzeń, oraz obsługę uniwersalnych kart rozszerzeń.

PL 202 762 B1

Przedmiot wynalazku, w przykładach wykonania, jest odtworzony na rysunku, na którym fig. 1 przedstawia schemat blokowy układu obsługi dekoderowych kart rozszerzeń i uniwersalnych kart rozszerzeń z jednym czytnikiem kart, fig. 2 - schemat blokowy układu wybierającego, fig. 3 - przebiegi czasowe impulsów na wejściach i na wyjściach układu wybierającego, zmiany sygnałów wyjściowych układu wybierającego w zależności od wartości przyjmowanych przez sygnały wejściowe, fig. 4 - sieć działań dla układu obsługi dekoderowych kart rozszerzeń i uniwersalnych kart rozszerzeń z jednym czytnikiem kart, uwidocznionego na fig. 1, fig. 5 - schemat blokowy układu obsługi dekoderowych kart rozszerzeń i uniwersalnych kart rozszerzeń z dwoma czytnikami kart.

Zgodnie z pierwszym przykładem wykonania układu obsługi dekoderowych kart rozszerzeń i uniwersalnych kart rozszerzeń z jednym czytnikiem kart, przedstawionym na fig. 1, odbiornik 1 zakodowanego cyfrowego sygnału telewizyjnego, poprzez układ sterujący 2, jest połączony z procesorem 3, z układem wybierającym 4 i z czytnikiem kart 9 połączonym z układem zasilania 8, do którego to czytnika kart 9 są dołączone trzy bufory, przy czym czytnik kart 9, poprzez pierwszy bufor 5 i drugi bufor 6, jest połączony z procesorem 3, zaś poprzez trzeci bufor 7 jest połączony z układem sterującym 2. Pierwszy bufor 5 i drugi bufor 6 są dwukierunkowym nadajnikiem/odbiornikiem linii, zaś trzeci bufor 7 jest jednokierunkowym nadajnikiem/odbiornikiem linii. Bufory te są to elementy powszechnie stosowane w układach cyfrowych.

Sieć działań dla układu obsługi dekoderowych kart rozszerzeń i uniwersalnych kart rozszerzeń z jednym czytnikiem kart została zilustrowana na fig. 4 oraz opisana poniżej.

Dane przechowywane w buforach 5, 6 i 7 są to dane przesyłane od procesora 3 do czytnika kart 9 lub w kierunku przeciwnym. Są to, więc dowolne dane zapisane lub do zapisania na karcie 10.

Odbiornik 1 odbiera zakodowany cyfrowy sygnał telewizyjny. Z odbiornika 1 poprzez 8-bitową szyną danych TS CI 0-7, sygnał przekazywany jest do układu sterującego 2. Steruje on przesyłem danych między odbiornikiem 1, procesorem 3, układem wybierającym 4 i czytnikiem kart 9. Generowany przez procesor 3 sygnał P przyjmuje wartość logiczną 0 dla dekoderowej karty rozszerzeń oraz wartość logiczną 1 dla uniwersalnej karty rozszerzeń. Sygnałem P sterowane są: układ wybierający 4, drugi bufor 6 i trzeci bufor 7. Ponadto sygnał P wpływa na wartość sygnałów sterujących CE1# i CE2#, które służą do odczytywania danych z karty 10 umieszczonej w czytniku kart 9.

Procesor 3 w trakcie inicjalizacji pracy układu odczytuje typ karty, która została podłączona do czytnika 9. Gdy wykryta została karta CI, procesor wystawia sygnał P o wartości 0. Gdy jest to inna karta PCMCIA, sygnał P ma wartość 1.

Sygnał P steruje pracą buforów 5, 6 i 7 oraz układu wybierającego 4. W układzie wybierającym 4 sygnał P steruje wartością sygnałów wyjściowych CE1# i CE2#.

Przebiegi czasowe impulsów na wejściach i na wyjściach układu wybierającego, zmiany sygnałów wyjściowych układu wybierającego w zależności od wartości przyjmowanych przez sygnały wejściowe zostały przedstawione na fig. 3. Sygnały CE1# oraz CE2# generowane są przez układ wybierający 4. Układ wybierający 4 składa się z inwerterów, bramek NAND oraz multiplekserów sterowanych sygnałem P. Układy te połączone są w ten sposób, że dla sygnału P równego 0 na wyjściu CE1# pojawia się sygnał CE1, a na wyjściu CE2# - sygnał CE2. Dla sygnału P równego 1 na wyjściach CE1# i CE2# pojawia się sygnał CE1, sterowany sygnałami BE1 i BE2. Sygnały BE1 i BE2 pozwalają, więc na wygenerowanie sygnałów CE1# i CE2# na podstawie tylko jednego sygnału CE1. Na żądanie odczytania danych z karty, generowany jest sygnał niski CE1 - wówczas obydwa sygnały CE1# i CE2# uzyskują poziom niski w momencie sterowanym sygnałami BE1 i BE2 generowanymi przez procesor 3. Na podstawie sygnałów wejściowych, biorąc pod uwagę sygnał P, układ generuje sygnały, które służą do odczytywania danych z karty 10.

Gdy w czytniku 9 zostanie wykryta typowa karta PCMCIA, sygnał P zostanie ustawiony na 1, na podstawie sygnałów CE1# i CE2#, utworzonych na podstawie sygnału CE1 oraz sygnałów BE1, BE2, z karty PCMCIA zostanie odczytane 16-bitowe słowo danych i przesłane do procesora szyną D0-D7 oraz D8-D15. Gdy w czytniku zostanie wykryta karta CI, sygnał P zostanie ustawiony na 0, na podstawie sygnałów CE1#, CE2#, o wartościach równych sygnałom CE1, CE2, 8-bitowe dane zostaną przesłane do układu sterującego szyną MDO 0-7, a układ sterujący przekaże je do procesora szyną TS 0-7.

Procedura inicjalizacji obsługi karty 10 dla układu rozpoczyna się w momencie, gdy procesor 3 wykryje obecność karty w czytniku 9. Wówczas procesor 3 wysyła do układu sterującego 2 komendę przejścia w tryb odczytu atrybutów karty. W następnym kroku atrybuty te zostają odczytane: typ karty, napięcie zasilające, zgodność ze specyfikacją Common Interface itp. W kolejnym kroku sprawdza się, czy układ obsługuje kartę o takich atrybutach. Jeśli nie, podaje się komunikat, że karta nie może być

PL 202 762 B1 obsłużona. Jeśli tak, sprawdza się, czy jest to karta CI czy karta PCMCIA. Jeśli jest to karta CI, ustawia się sygnał P na 0. Jeśli PCMCIA, sygnał P przyjmuje wartość 1.

Drugi przykład wykonania, przedstawiony na fig. 5, układu obsługi dekoderowych kart rozszerzeń i uniwersalnych kart rozszerzeń, według wynalazku, charakteryzuje się tym, że ma pierwszy czytnik kart 9A z układem zasilającym 8A i drugi czytnik kart 9B z układem zasilającym 8B oraz ma procesor 3AB, który jest połączony szyną sterującą 11 i 8-bitową szyną danych TS 0-7 z układem sterującym 2, którego wejście jest dołączone do odbiornika 1, oraz który to procesor 3AB połączony jest z pierwszym układem wybierającym 4A sterowanym sygnałem PA i z drugim układem wybierającym 4B sterowanym sygnałem P_B oraz poprzez pierwszy bufor dla pierwszego czytnika kart 5A i drugi bufor dla pierwszego czytnika kart 6A, z pierwszym czytnikiem kart 9A oraz, poprzez pierwszy bufor dla drugiego czytnika kart 5B i drugi bufor dla drugiego czytnika kart 6B, z drugim czytnikiem kart 9B, a układem sterujący 2 poprzez trzeci bufor dla pierwszego czytnika kart 7A, połączony jest z pierwszym czytnikiem kart 9A, oraz poprzez trzeci bufor dla drugiego czytnika kart 7B, połączony jest z drugim czytnikiem kart 9B.

Procesor 3AB steruje dwoma sygnałami - PA i PB, które służą do kontroli buforów i układów wybierających dla każdej z kart. Dwa układy wybierające generują pary sygnałów CE1A# i CE2A# oraz CE1B# i CE2B#, sterujących wymianą danych z kartą.

Układ wybierający 4A, 4B, zilustrowany na fig. 2 charakteryzuje się tym, ze zawiera cztery zaciski wejściowe, z których zacisk wejściowy sygnału sterującego CE2 połączony jest z wejściem multipleksera 27, zaś każdy z pozostałych trzech zacisków wejściowych sygnałów sterujących BE1, BE2, CE1 połączony jest z wejściem jednego z trzech inwerterów 21, 22, 23, przy czym ich wyjścia są połączone z elementami NAND 24, 25, których wyjścia są połączone z wejściem jednego z multiplekserów 26, 27 sterowanych sygnałem PA, P_B wygenerowanym przez procesor 3AB.

Jakkolwiek układ obsługi dekoderowych kart rozszerzeń i uniwersalnych kart rozszerzeń opisano w powiązaniu z dwoma gniazdami (kieszeniami), to jednak nadaje się on również do rozszerzenia możliwości odbiorników telewizji cyfrowej przez wyposażenie ich w więcej niż dwa gniazda (dwie kieszenie).

Wyżej podane szczegółowe opisy poszczególnych struktur funkcjonalnych układu obsługi dekoderowych kart rozszerzeń i uniwersalnych kart rozszerzeń, według wynalazku, nie powinny być interpretowane jako ograniczające ideę wynalazku do odmian opisanych układów i dla znawcy z dziedziny odbioru kodowanych sygnałów telewizyjnych jest oczywiste, że opisane odmiany układów mogą być poddane wielu modyfikacjom, dostosowaniom lub równoważnym realizacjom, które nie będą zbyt odległe od ich charakteru technicznego i nie doprowadzą do umniejszenia osiąganych przez nie efektów technicznych. Tak, więc niniejszy opis wynalazku nie należy interpretować jako ograniczający się do ujawnienia przykładów wykonania i określenia odmian układu zastrzeżeniami patentowymi.

Claims

1. Układ obsługi dekoderowych kart rozszerzeń i uniwersalnych kart rozszerzeń zawierający odbiornik, czytnik kart, układ sterujący i procesor, znamienny tym, że odbiornik (1), poprzez układ sterujący (2), jest połączony z procesorem (3), z układem wybierającym (4) i z czytnikiem kart (9) połączonym z układem zasilania (8), do którego to czytnika kart (9) są dołączone trzy bufory, przy czym czytnik kart (9), poprzez pierwszy bufor (5) i drugi bufor (6), jest połączony z procesorem (3), zaś poprzez trzeci bufor (7) jest połączony z układem sterującym (2).

2. Układ według zastrz. 1, znamienny tym, że układ wybierający (4) zawiera cztery zaciski wejściowe, z których zacisk wejściowy sygnału sterującego (CE2) połączony jest z wejściem multipleksera (27), zaś każdy z pozostałych trzech zacisków wejściowych sygnałów sterujących (BE1, BE2, CE1) połączony jest z wejściem jednego z trzech inwerterów (21, 22, 23), przy czym ich wyjścia są połączone z elementami NAND (24, 25), których wyjścia są połączone z wejściem jednego z multiplekserów (26, 27) sterowanych sygnałem (P) wygenerowanym przez procesor (3).

3. Układ obsługi dekoderowych kart rozszerzeń i uniwersalnych kart rozszerzeń zawierający układ sterujący i procesor, znamienny tym, że ma pierwszy czytnik kart (9A) z układem zasilającym (8A) i drugi czytnik kart (9B) z układem zasilającym (8B) oraz ma procesor (3AB), który jest połączony z układem sterującym (2), którego wejście jest dołączone do odbiornika (1), oraz który to procesor (3AB) połączony jest z pierwszym układem wybierającym (4A) sterowanym sygnałem (PA) i z drugim ukłaPL 202 762 B1 dem wybierającym (4B) sterowanym sygnałem (Pr) oraz poprzez, pierwszy bufor dla pierwszego czytnika kart (5A) i drugi bufor dla pierwszego czytnika kart (6A), z pierwszym czytnikiem kart (9A) oraz, poprzez pierwszy bufor dla drugiego czytnika kart (5B) i drugi bufor dla drugiego czytnika kart (6B), z drugim czytnikiem kart (9B), a układ sterujący (2), poprzez trzeci bufor dla pierwszego czytnika kart (7A), połączony jest z pierwszym czytnikiem kart (9A), oraz, poprzez trzeci bufor dla drugiego czytnika kart (7B), połączony jest z drugim czytnikiem kart (9B).

4. Układ według zastrz. 3, znamienny tym, że układ wybierający (4A, 4B) zawiera cztery zaciski wejściowe, z których zacisk wejściowy sygnału sterującego (CE2) połączony jest z wejściem multipleksera (27), zaś każdy z pozostałych trzech zacisków wejściowych sygnałów sterujących (BE1, BE2, CE1) połączony jest z wejściem jednego z trzech inwerterów (21, 22, 23), przy czym ich wyjścia są połączone z elementami NAND (24, 25), których wyjścia są połączone z wejściem jednego z multiplekserów (26, 27) sterowanych sygnałem (Pa, Pr) wygenerowanym przez procesor (3AB).