PL168802B1

PL168802B1 - Układ transmisji bloków danych

Info

Publication number: PL168802B1
Application number: PL29524392A
Authority: PL
Inventors: Jerzy Chrzaszcz
Original assignee: Politechnika Warszawska
Priority date: 1992-07-10
Filing date: 1992-07-10
Publication date: 1996-04-30
Also published as: PL295243A1

Abstract

Układ transmisji bloków danych zawierający na wejściu moduły wysyłające dane połączone z wejściami pamięci buforowych wejściowych, które połączone są z układem sterującym oraz zawiera moduły odbierające dane połączone z wyjściami wyjściowych pamięci danych, przy czym układ zawiera matrycę przełączającą, połączoną z wyjściami wejściowymi pamięci buforowych, zaamśeany tym, że wyjścia (Y1...Ym) matrycy przełączającej (1) połączone są z wejściami pamięci buforowych wyjściowych (4i ...4m), a wejścia i wyjścia sterujące (RDi,B®K) pamięci buforowych wejściowych (2i...2p) połączone są z układami sterującymi (3i...3p), które to układy (3i...3p) połączone są między sobą w pierścień.

Description

Przedmiotem wynalazku jest układ transmisji bloków danych do sprzęgania wielu modułów wysyłających dane z wieloma modułami odbierającymi dane, stosowany zwłaszcza w systemach cyfrowych generacji obrazów.

Znane są z opisu patentowego USA nr 4922488 układy transmisji bloków danych, które zawierają wejściowe pamięci buforowe. Wyjścia tych pamięci połączone są z matrycą przełączającą. Z każdym modułem pamięci buforowej wejściowej jest połączony lokalny układ sterujący działaniem matrycy przełączającej. Układy te zawierają także wyjściowe pamięci buforowe. Urządzenia wysyłające bloki danych są połączone do wejść wejściowych pamięci buforowych, a urządzenia odbierające bloki danych połączone są z wyjściami matrycy przełączającej. Konfiguracja połączeń w matrycy przełączającej jest określona przez centralny układ sterujący, który kolejno bada zawartość poszczególnych wyjściowych pamięci buforowych i który połączony jest z lokalnym układem sterującym.

Sterowanie w układzie ma charakter centralny, sekwencyjny.

Znane układy charakteryzują się małą wydajnością, co wynika z charakteru sterowania układu.

Istota układu według wynalazku polega na tym, że wyjścia matrycy przełączającej połączone są z wejściami pamięci buforowych wyjściowych, a wejścia i wyjścia sterujące pamięci buforowych wejściowych połączone są z układami sterującymi, które to układy połączone są między sobą w pierścień.

Układ realizuje sterowanie rozproszone, umożliwia jednoczesne podejmowanie decyzji dotyczących różnych bloków danych wejściowych, a połączenia pomiędzy lokalnymi układami sterującymi pozwalają na uzgadnianie tych decyzji w obrębie całego urządzenia i określaniu na tej podstawie konfiguracji połączeń w matrycy przełączającej.

Układy według wynalazku charakteryzuje się zwiększoną wydajnością dzięki sterowaniu rozproszonemu.

Przedmiot wynalazku jest przedstawiony w przykładzie wykonania na rysunku, na którym fig. 1 przedstawia schemat blokowy układu transmisji bloków danych, a fig. 2 - schemat blokowy szczegółowego połączenia jednego bufora matrycy z układu sterującymi i układami pamięci buforowej wejściowej i wyjściowej.

Układ przedstawiony na fig. 1 zastosowany jest w systemie graficznym dla celów symulacji lotu.

Układ składa się z matrycy przełączającej 1 posiadającej wielobitowe wejścia Ii, l2...Ip i wielobitowe wyjścia Yi, Y₂...Ym. Liczba p odpowiada liczbie wierszy matrycy 1, a liczba m odpowiada liczbie kolumn matrycy, przy czym liczba wierszy matrycy p jest równa liczbie jednostek przetwarzających, a liczba kolumn m jest równa liczbie stref pamięci obrazu. Na przecięciach linii kolumn i wierszy matrycy umieszczone są bufory Bij (w liczbie mx) umożliwiające przesyłanie danych pomiędzy wierszem i a kolumną j.

168 802

Wejścia Ii ...Ip matrycy 1 połączone są z wyjściami TO pamięci buforowych 2i ...2p wejściowych. Wielobitowe wejścia Tl matrycy 1 połączone są z modułami wysyłającymi dane W1...Wp. Pamięci buforowe 2v..2p wejściowe połączone są z układami sterującymi 31...3p, które są połączone w piprśpipn tnwp u/oiłoąa Vo Y_. seą łrvov 1 rzniarap np ca nnnr7P7 nfmipoi huiry4nwy .4 4_ . x^x~ — xv·^ ». w x I ... x IH ΑΑ***ν^ x V l»ν _v x _ν r. “ γ * * 1 . V .........

wyjściowe z wejściami modułów odbierających 0i...0m.

Obraz terenu jest tworzony na podstawie opisu wielokątowego przy wykorzystaniu specjalizowanego akceleratora graficznego, współpracującego z układem wypełniania pamięci obrazu. Akcelerator prłni rolę modułów wysyłających dane W1...Wp. Na wyjściu akceleratora opisu obiektu zawiera komplet parametrów potrzebnych do przeprowadzenia liniowej interpolacji koloru. Pamięć obrazu podzielona jest na strefy w ilości m jako niezależnie sterowane bloki pamięci przypisane poszczególnym układom wypełniającym. Zawartość układów pamięciowych wchodzących w skład strefy odpowiada poziomemu pasowi obrazu. Przesyłane bloki danych są opisami obiektów elementarnych, tzn. przetwarzanych automatycznie przez układy wypełniające. Deskryptor obiektu jest blokiem słów o odległości zależnej od typu obiektu, a pierwsze słowo bloku zawiera informacje o numerze strefy i długości deskryptora. Układ buforuje deskryptor przez akcelerator i przesyła je do właściwych układów wypełniających. Buforowanie danych jest realizowane przy użyciu pamięci buforowych wejściowych 21...2p o organizacji FIFO, co odpowiada potokowemu charakterowi przetwarzania danych. Deskryptory są wpisywane do wejściowych kolejek FIFO, moduły odbierające 01...0m odczytują dane z kolejek wyjściowych FIFO, stanowiących pamięci buforowe wyjściowe 41...4_m. Zadaniem kolejek jest usuwanie chwilowych różnic w szybkości działania sprzęganych układów.

Jak to jest przedstawione na fig. 2 układy sterujące 31...3p połączone są z układami pamięci buforowej wejściowej oprócz linii współpracy RDi, FEi odpowiednio wyjścia sygnału żądania dostępu dla odczytu danych i wyjścia sygnału niegotowości kolejki, także mają wejścia dołączone liniami DBI do szyny danych wejściowych kolejnki FIFO, wykorzystywane do odczytu numeru strefy i długości deskryptora.

Wszystkie układy sterujące 31...3p są połączone w pierścień, którym są przekazywane znaczniki prawa dostępu. Każda linia wejścia i wyjścia priorytetu szeregowego PCIi, PCOi określa dostępność odpowiedniej kolejki wyjściowej. Wewnętrzne układy sekwencyjne układów sterujących 31...3p zapobiegają utworzeniu pętli asynchronicznej. Układy sterujące 31...3p połączone są także liniami OEj z odpowiednimi buforami Bij w wierszu matrycy 1 obsługiwanym przez ten układ sterujący 3i. Układy sterujące 31...3p połączone są liniami współpracy WRj, FRj z pamięciami buforowymi wyjściowymi 01...0m, wyjścia sygnałów żądania dostępu do zapisu danych i wejścia sygnałów niegotowości kolejek. Ponieważ odpowiadające sobie wyjścia WRj wszystkich sterowników są zwarte konieczne jest użycie układów trójstanowych i dodatkowych rezystorów wymuszających nieaktywny stan tych linii przy braku wysterowania.

168 802

FIG.1

PC Ii

FIG 2

Departament Wydawnictw UP RP. Nakład 90 egz. Cena 1,50 zł

Claims

Zastrzeżenie patentowe

Układ transmisji bloków danych zawierający na wejściu moduły wysyłające dane połączone z wejściami pamięci buforowych wejściowych, które połączone są z układem sterującym oraz zawiera moduły odbierające dane połączone z wyjściami wyjściowych pamięci danych, przy czym układ zawiera matrycę przełączającą, połączoną z wyjściami wejściowymi pamięci buforowych, znamienny tym, że wyjścia (Yi...Y_m) matrycy przełączającej (1) połączone są z wejściami pamięci buforowych wyjściowych (4i...4m), a wejścia i wyjścia sterujące (RDi, DBli) pamięci buforowych wejściowych (2i...2p) połączone są z układami sterującymi (3i...3p), które to układy (31...3p) połączone są między sobą w pierścień.