JPH02183645A - 衝突クロスバー交換機及びその動作方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、ディジタル通信システムに関し、具体的には
、宛先での競合検出を使用して、競合を解決する能力を
もつ第２の相互接続ネットワークによる代替経路を介し
て衝突メツセージを再経路設定（ｒｅｒｏｕｔｅ）　す
る、高性能クロスバ−交換機に関する。

Ｂ、従来技術及びその問題点 高性能マルチプロセッサ・コンピュータ・システムは、
独立に動作するが、データの交換が必要なときは互いに
またはメモリ装置との間で通信する複数の中央演算処理
装置を特徴とする。ＣＰＵとメモリ装置は、データを交
換するために選択的に接続しなければならない入出力ボ
ートを有する。

データ交換は頻繁に行なわれるがランダムな時間に行な
われ、またＣＰＵとメモリ装置のランダムな組合せの間
で行なわれる。したがって、比較的短いデータ交換期間
にボートを接続するために、ある種の交換ネットワーク
が必要である。この交換ネットワークは、データの交換
中にその処理が過度に遅延しないように高い帯域幅をも
たらさなければならない。さらに、接続は頻繁に確立さ
れて遮断され、接続を待っている間に生じる遅延や接続
が確立されている間に生じる遅延も並列ＣＰＵの全体的
機能に影響を及ぼす。

第７図は、本発明が対象とするある型式のコンピュータ
・システムを示す。多数のＣＰＵＬＯがあり、それぞれ
独立して互いに並列に動作する。

従来は、並列ＣＰＵの数Ｎは４前後なのが普通であった
。しかし、最近の設計では、ＣＰＵの数Ｎが２５８（２
８）ないし１０２４　（２１Ｇ）またはそれ以上である
。各ＣＰＵｌ０は時々複数のメモリ装置１２の１つへの
アクセスが必要となる。この説明では、メモリ装置は、
同じものであり、やはりＮ個あると仮定する。各ＣＰＵ
ｌ０は入出力経路１４を有し、各メモリ装置１２は入出
力経路１６を有する。経路１４及び１６はバスでよく、
全２重通信を行なえるよう２重化することができる。し
かし、重要な問題点は、特定のメモリ装置へのアクセス
を必要とするＣＰＵ　１０の入出力経路１４が必要なメ
モリ装置１２の入出力経路１６に接続されることである
。この選択的接続は、交換ネットワーク１８によって実
施される。ネットワーク１８は、第７図に示すコンピュ
ータ・システムの分散システム設計の中心にある。

交換ネットワーク１８にクロスポイント交換機を使用す
ると、必要な高い帯域幅が得られる。クロスポイント交
換機の重要な特徴は、一方の側から他方の側へＮ個の接
続をそれぞれ選択的に同時に行なえることである。クロ
スポイント交換機の複雑さはＮ２に比例して増加するが
、実際のＮ２クロスポイントは比較的簡単なので、現在
利用できる技術で製造可能である。

米国特許第４６０５９２８号には、それぞれ別々の集積
回路（ＩＣ）上にある、より小さなりロスポイント交換
機のアレイから構成されるクロスポイント交換機を記述
している。上記特許は、第１図の両側交換機とは対照的
な片側交換機を記述している。上記特許の交換機は、第
１図の構成で使用でき、あるいは容易にそれに適合させ
ることができる。上記特許のクロスポイント交換機では
、交換機のボートの数Ｎは１０２４まで増加させること
ができることが容易に想像できる。したがって、交換機
１８の縁帯域幅は、伝送経路１４及び１θの帯域幅の１
０２４倍である。上記特許のクロスポイント交換機はさ
らに非閉塞性という利点をもつ。非閉塞性とは、ＣＰＵ
１０が、その入出力経路１４を現在接続されていないメ
モリ１２の入出力経路１６に接続することを必要とする
場合、交換機１８がその接続を行なえるということであ
る。すなわち、ＣＰＵ１０は、メモリ装置１２への接続
が必要なとき、交換機１８によって阻止されない。

米国特許第４６３００４５号は、上記のクロスポイント
交換機用の制御装置を記載している。上記特許の制御装
置は、非常に高速になるように設計されているが、１つ
の制御装置がＮ個の入力ポートすべてに使用されるとい
う、大半のクロスポイント交換機のもつ欠点をもつ。そ
の結果、制御装置は、クロスポイント交換機を介する接
続を要求する複数のポートに順次サービスしなければな
らない。したがって、要求される接続速度が制御装置の
速度を越えると、制御装置はネックになる。

これは、制御装置が共用資源であるからである・しかし
ながら、各ポートに接続された並列コ１１制御装置をも
たらすように上記特許の制御装置を設計し直したとして
も、この並列制御装置は、交換機を介して利用可能な接
続を追跡する単一の表、ポート接続表に依存している。

すなわち、ポート接続表も共用資源であり、Ｎが大きな
値の場合、制御装置の速度を制限する。

クロスポイント交換機の代替物は、デルタ型ネットワー
クである。デルタ型ネットワークは、いくつかの例と共
に、ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎＣｏｍ
ｐｕｔｅｒｓ　ｚ　Ｖｏ　１．　　Ｃ−３０、Ｎｏ、　
　４　（１９８１年４月）ｐｐ、２７３−２８２に所載
のＤｉａＳ等の論文”Ａｎａｌｙｓｉｓ　ａｎｄ　Ｓｉ
ｍｕｌａｔｉｏｎ　ｏｆＢｕｆｆｅｒｅｄ　Ｄｅｌｔａ
　Ｎｅｔｗｏｒｋｓ　”に定義されている。

ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏｍｐ
ｕｔｅｒｓ　１Ｖ　ｏ　１　、　Ｃ−３０、Ｎｏ、１０
　（１９８１年１０月）、ｐｐ。

７７１−７８０に所載のＰａｔｅｌの論文”Ｐｅｒｆｏ
ｒｍａｎｃｅ　ｏｆ　Ｐｒｏｃｅｓｓｏｒ−Ｍｅｍｏｒ
ｙＩｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ　ｆｏｒ　Ｍｕｌ
ｔｉｐｒｏｃｅｓｓｏｒｓ　”にデルタ型ネットワーク
が定義されている。パケット交換用デルタ型ネットワー
クの例は、１９８１１ｎｔｅｒｎａｔｉｏｎａｌ　Ｃｏ
ｎｆｅｒｅｎｃｅ　ｏｎ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ
ｓ１コロラド州デンバー（１９８１年４月１４日−１８
日）に所載のＳｚｕｒｋｏｗｓｋｔの論文”Ｔｈｅ　　
Ｕｓｅ　　ｏｆ　　Ｍｕｌｔｉ−Ｓｔａｇｅ　　Ｓｗｉ
ｔｃｈｉｎｇ　　Ｎｅｔｗｏｒｋｓｉｎ　ｔｈｅ　Ｄｅ
ｓｉｇｎ　ｏｆ　Ｌｏｃａｌ　Ｎｅｔｗｏｒｋ　Ｐａｃ
ｋｅｔＳｗｉｔｃｈｉｎｇ　”に記載されている。ここ
では、ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏ
ｍｐｕｔｅｒｓ　Ｖ　ｏ　ｌ　、　Ｃ−３２゜Ｎｏ、２
　（１９８３年２月）、ｐｐ、１７５−１８９に所載の
Ｇｏｔｔｌｉｅｂ等の論文”ＴｈｅＮＹＩＩ　ｔｌｌｔ
ｒａｃｏｍｐｕｔｅｒ−−Ｄｅｓｉｇｎｉｎｇ　ａｎ　
ＭＩＭＤ　ＳｈａｒｅｄＭｅｍｏｒｙ　Ｐａｒａｌｌｅ
ｌ　Ｃｏｍｐｕｔｅｒ　”に記載されたオメガ型交換ネ
ットワークを参照しながら、デルタ型ネットワークにつ
いて説明する。その例を第８図に示す。

第８図では、左側に２進数で識別される８つのポートが
あり、同じく右側にも２進数で識別される８つのポート
がある。左右のポートを３段の交換機２０が接続してい
る。各交換機２０は、一方の側の２つの入力のうちの１
つを他方の側の２つの出力のうちの１つに選択的に接続
することができる２×２交換機である。図のデルタ型ネ
ットワークは、右側の任意のポートから左側の任意のポ
ートに接続を行なうことができる。データは、データの
他に望みの宛先のアドレスなどの制御情報を含む比較的
小さなパケットで、一方の側から他方の側に送信される
。交換機２０内にバッファを使用すると、異なるセフシ
ーンの交換機を減結合して２×２交換機２０の各段の間
で制御及び送信をパイプライン化するこ七ができる。し
たがって、デルタ型ネットワークの制御機能は非常に高
速となる可能性があり、各段によって導入される遅延は
、クロスポイント交換機のＮ依存性ではなくｌｏｇＨの
関数として増加する。しかし、デルタ型ネットワークは
、閉塞性ネットワークである。

すなわち、望みの出力ポートが利用可能な場合でさえ接
続経路が交換機を介して利用できるという保証はない。

すなわち、デルタ型ネットワークは高速となる可能性が
あるが、通信量が増大すると閉塞遅延が予想される。

米国特許出願第７７５２７７７号は、データ伝送用に非
閉塞性クロスポイント交換機を設け、さらにクロスポイ
ント交換機の入力ポートと出力ボートの間での制御情報
の交換用にデルタ型ネットワーク交換機を設けることに
より、クロスポイント交換機とデルタ型交換ネットワー
クの特徴を組み合わせた交換システムを開示している。

第９図は、Ｎが４の場合の上記特許出願の交換システム
の基本設計を示す。各入力ポートは、当該の入力アダプ
タ３０に接続され、各入力ポートは出力アダプタ３２に
接続されている。クロスポイント交換機３４は、入力ア
ダプタ３２に接続された４つの水平線３６を有する。水
平線３６と垂直線３８の各交点に、各水平線３６と垂直
線３８の接続を行なうよう個別に選択できるクロスポイ
ントがある。

クロスポイント制御装置４０は、その水平線３６のクロ
スポイントを制御するために各水平線３６と関連づけら
れている。制御装置は出力ボートではなく入力ポートに
関連づけられているので、この構成は水平に区分される
。各クロスポイント制御装置４０はそれ自体関連する入
力アダプタ３０によって制御される。

クロスポイント交換機３４は、主としてデータの選択的
伝送に使用され、一方独立したデルタ型ネットワーク４
２は、主として入力アダプタ３０と出力アダプタ３２の
間の制御情報の選択的伝送に使用される。Ｎが４に等し
い場合、それぞれ２つの２Ｘ２交換機４４をもつ２つの
段が必要である。デルタ型ネットワークは、各交換機４
４がそれ自身のバッファ動作をもち、アダプタ３０と３
２もバッファ動作を必要とするので、第８図のそれとは
異なっている。クロスポイント交換機３４を制御する際
の基本的な問題は、望みの水平線３６及び垂直線３８が
利用できるかどうか確認することである。水平に区分さ
れたクロスポイント交換機の制御装置４０は、その関連
する水平線３６が利用できるかどうかを容易に決定でき
るが、望みの垂直線３８が利用できるか、それとも他の
制御装置４０が異なるクロスポイントを望みの垂直線３
８に接続しているかを制御装置４０が知ることはより難
しい。デルタ型ネットワーク４２はこの情報を獲得する
手段を提供する。

入力アダプタ３０は、指定された出力ボート０゜−０３
に接続する要求をその入力ポートＩｏ−１３から受け取
ったとき、この要求をデルタ型ネットワーク４２を介し
て指定された出力アダプタ３２に送る。アダプタ３２は
、その関連する垂直線３８の使用レコードを保持する。

入力アダプタ３０から出力アダプタ３２に送られる要求
は、制御メツセージ５ＣＩＪの形をとる。ただし、ｉは
入力アダプタ３０の番号で、ｊは出力アダプタ３２の番
号である。出力アダプタ３２から入力アダプタ３０に戻
される制御メツセージＳＲ＋３は、入力アダプタが出力
アダプタへのメツセージの送信を開始する時間に関する
情報を供給する。その時間に達すると、入力アダプタは
その関連制御装置４０に、クロスポイント交換機３４の
クロスポイント接続（ｉＮを行なうよう指令し、入力ア
ダプタ３０はそのメツセージの送信を始める。同時に、
出力アダプタ３２は、予約待ち行列の上位メンバによっ
て指定されたメツセージを受け取る準備ができる。

Ｃ０問題点を解決するための手段 したがって、本発明の目的は、メツセージ転送遅延が最
小になった新しいクロスバ−交換機の設計を提供するこ
とにある。

本発明の他の目的は、２つ以上の入力源が競合しても損
傷を受けない、衝突クロスバ−交換機用の回路を提供す
ることにある。

本発明の他の目的は、宛先でのメツセージの衝突を明確
に検出できるコード化方式を提供することにある。

本発明によれば、高速交換機設計の新しい方法が導入さ
れる。本発明の基本的な特徴は、衝突クロスバ−交換機
である。衝突クロスバ−交換機では、競合の解決は行な
われないが、その代わりに宛先で競合が検出される。競
合が検出されると、衝突するメツセージが、競合解決機
能をもつ第２の相互接続ネットワークによって提供され
る代替経路を介して送られる。競合はメツセージの一部
分でのみ発生するので、交換ネットワークの全体的性能
は、クロスバ−に入る前に競合を解決する方式よりもよ
くなる。衝突クロスバ−は、含まれるチップが損傷を受
けずまた性能を犠牲にせずに衝突が発生する回路、及び
宛先で衝突を検出するコード化方式を必要とする。衝突
のない動作時にのみ論理レベル（０または１）によって
出力回路の動作が明確に確立されなければならない。衝
突が発生するときは、衝突の存在だけを検出するだけで
よいので、どんな電圧レベルでもよい。これは、「ダー
ティ論理」操作と呼ばれているものである。

米国特許第４７５２７７７号に記載されているシステム
は、後でより詳細に説明する本発明の交換機の特徴のい
くつかを含んでいる。具体的には経路階層の記述を含ん
でいる。しかし、そのシステムの階層は、データ伝送用
の手段ではな（クロスポイント交換機の制御ネットワー
クとして機能する。さらに、本発明によるシステムは、
クロスポイント交換機の物理的実施態様と衝突検出用手
段の２点で異なっている。

Ｄ、実施例 図面、特に第１図を参照すると、本発明の衝突クロスバ
−交換機５０を利用した可能なシステムが示されている
。５１ｏないし５１ｎと総称する複数の送信元Ｐｏない
しＰ、が、衝突クロスバ−交換機５０または競合解決交
換ネットワーク５３に接続されている。競合解決交換ネ
ットワーク５３は、たとえば、上記の関連特許出願第７
７５２７７７号の交換ネットワークでもよいが、競合を
解決できる任意の交換ネットワークが使用できる。通常
、送信元５１０ないし５１．は衝突クロスバ−交換機５
０に接続される。衝突クロスバ−交換機５０の出力は、
衝突検出器５４ｏないし５４ｎによって監視され、それ
らの検出器の出力は、出力ポートＭＯないしＭ。（それ
ぞれ、５５ｏないし５５．と呼ばれる）を介して、肯定
応答ネットワーク５６に供給される。定義により戻り経
路上では競合がないので、肯定応答ネットワーク５６は
、競合検出または競合解決のないクロスパー交換機でも
よい。

動作に際しては、クロスパー交換機５０に競合がないこ
とが競合検出回路５４ｏないし５４．、の１つによって
検出された場合、肯定応答メツセージが、肯定応答ネッ
トワーク５６から要求を出した送信元に送られ、送信元
アドレスが要求メツセージから抽出される。しかし、衝
突がある場合は、肯定応答メツセージは送られない。こ
のため、送信元が時間切れになり、その結果、衝突要求
メツセージが解決ネットワーク５３を介して再び送られ
、次いで出力ポート５５０ないし５５ｒ、の１つにメツ
セージが送られる。すなわち、ネットワークは複数の独
立したメツセージを送るが、競合解決ネットワーク５３
には衝突したメツセージだけを送る必要がある。他のす
べてのメツセージは衝突クロスバー５０を介して進むこ
とができる。

本発明によるクロスバ−交換機の設計を第２図に示す。

クロスパー交換機はＮ個の入力ポートＥｌとＭ個の出力
ポートＬＪをもつ。この例では、Ｎ＝Ｍ−９であり、ク
ロスバーは、３×３人出力チップとして示される９つの
チップ６１ないし６９のアレイから構成される。しかし
、当業者なら理解できるように、この例は例示的なもの
にすぎず、クロスバ−交換機は任意の構成をとることが
できる。交換チップ自体は米国特許第４６３５２５０号
に記載された挿類のものでよい。クロスバ−・チップの
アレイは、クロスポイントＣＩＪのＮ×Ｍアレイをもた
らす。出力ポートＬＪは、出力バスＶ、に接続されてい
る。

適切なりロスポイントＣ１，を設定することにより、送
信元が入力ポートＥＩと出力バスＶＪを介して宛先に伝
送を開始するものと仮定する。その後、メツセージＭＩ
Ｊを送信することができる。各クロスポイントＣ目（ｉ
＝１１　２＋　、−、＋　Ｎ）は、出力ポートＬＪに到
る出力バスＶＪと共に、入カポ−）Ｅ＋　（１＝　１＋
　　２．−０．Ｉ　Ｎ）と出力ポートＬ」を有するバス
Ｂ、と見な゛すことができる。このバスに接続された回
路は、いわゆる３状態バスが得られるように構成するこ
とが望ましい。これは、所与の技術レベルの場合にデー
タ転送速度が高いという利点をもつが、標準構成では、
所与の時間に１つの入力Ｅ、だけが送信するようにしな
ければならないという欠点をもつ。そうしなければ、チ
ップ上の出力トランジスタが焼き切れてしまう恐れがあ
る。というのは、交換チップから出力バスＶ、に向かう
各出力線は、１つのソース・トランジスタと１つのシン
ク・トランジスタをもっためである。複数の入カポ−）
Ｅｌが同時に活動状態になる場合、ソース・トランジス
タがシンク・トランジスタに電流を戻して、損傷を引き
起こす恐れがある。これは一般に、クロスバ−への入力
時に競合解決を行なうことにより、すなわち所与の出力
ボートＬ、に送信を望んでいる入力Ｅ１のうち１つを除
くすべてをリド除することによって防止される。

本発明は、入力Ｅ、のうちの１つを除くすべてをυＦ除
する必要のない、出力トランジスタへの損傷を防ぐ手段
を提供する。これにより、クロスバ−を使ってＭ本の衝
突バスＢ、を設けることが可能になる。説明を簡単にす
るため、各バスＢＪがスロット式バスとして動作するも
のと仮定する。すなわち、時間を均一な長さＴの間隔に
区分し、メツセージＭ　Ｉ　Ｊがこうした単一な間隔内
に完全に含まれるようにする。所与の出力バスへの各出
力ソース・トランジスタは、電流制限回路を備えている
。

所与の出力バスＶ、上で、活動状態にあるソース・トラ
ンジスタが活動状態にあるシンク・トランジスタに電流
を直接供給している状態が存在する場合、ソース・トラ
ンジスタの電流制限回路が電流オーバーロードを検出し
て遮断する。

第３図は、ＴＴＬ回路を使用してこれがどう行なわれる
かを詳細に示す。駆動段は、ソース・トランジスタ７１
、シンク・トランジスタ７２、電流検出トランジスタ７
３、及び抵抗器７４から構成される。具体的には、ソー
ス・トランジスタ７１は、シンク・トランジスタにエミ
ッタ・フォロワとして接続されたＮＰＮ　）ランジスタ
であり、／ンク・トランジスタも負荷として接続された
ＮＰＮトランジスタである。これら２つのトランジスタ
のベースは、従来の設計の分相器／３状態制御機構７０
によって駆動される。トランジスタ７１のエミッタとト
ランジスタ７２のコレクタの間に小電流測定用抵抗７４
が接続されている。電流検出トランジスタ７３は、その
ベースがトランジスタ７１のエミッタに接続され、エミ
ッタがトランジスタ７２のコレクタに接続されたＮＰＮ
　）ランノスタである。すなわち、抵抗器７４の両端間
の電圧降下によって、トランジスタ７３を検出するため
のベース・バイアスが確立される。トランジスタ７３の
コレクタは、トランジスタ７１のベースに接続されてい
る。トランジスタ７３は通常非導通状態である。

バス競合状態が発生すると、トランジスタ７１から引き
出された過剰電流が、抵抗器７４の両端間で電圧降下を
生じさせ、そのためにトランジスタ７３がオンになる。

そのため、電流がトランジスタ７１のベースから転流さ
れて、トランジスタ７１が効果的に遮断される。電流制
限は約２０ｍＡ（抵抗器７４の値が３３オームの場合）
で起こる。より高い値で電流を制限するには小さな抵抗
器が必要になる。

第４図は、ＭＯ３技術による同じ回路の実施態様を示す
。この回路は、それぞれバイポーラ・トランジスタ７１
．７２．７３に対応するＦＥＴｌ−ランジスタフ６．７
７．７８、及び第２図の電流測定用抵抗器７４に対応す
る抵抗器７９を含む。

同じ分相器（フェーズ・スプリッタ）／３３状態制御構
７０が使用できるが、電流源ＦＥＴトランジスタ７６を
駆動するためにレベル・シフト回路７５が必要になる。

この技術では、電流感知トランジスタ７８が、トランジ
スタ７６のゲートの電圧を減少させて、トランジスタ７
６を効果的に遮断する。

第３図及び第４図の回路を使って、第２図の６９を介し
てバスＶ１ないしＶ９にＩＣチップ６１を接続する。こ
れらの回路は、実際、これらのチップ用のオフチップ・
ドライバ（ＯＣＤ）である。

同様の回路をチップ上で使用してもよい。たとえば、第
５図を参照すると、アドレス復号器に入るビット・スト
リームたとえば、復号器８０．に入る線１が復号器から
出て、対応するクロスポイント、たとえば８１＋を介し
てバスＢｊに入る。復号器の出力は複数の列Ｂｊを駆動
することができる。

第５図をみると、複数の復号器が同じ列Ｂｓを駆動しよ
うとする場合、競合が起こることが明かである。第３図
及び第４図の回路を使用することにより、競合でチップ
が損傷を受けることがなくなる。

使用不能になった出力トランジスタの数はメツセージの
内容と競合状態の関数であるので、複数の入力ポートＥ
Ｉが送信中の場合、各出力ボートＬ、への出力値が明確
に定義されない（しかも、必ずしも「２進値」ではない
）という点で、これらの回路中で実行される交換機能を
「ダーティ論理」と呼ぶ。しかし、１つの入力ポートＥ
１だけが送信しているときは出力は「クリーン」である
。

複数の入力ポートＥＩによる同時送信の場合に交換トラ
ンジスタを保護する他に、本発明は、衝突の場合に不要
情報の検出を保証するデータ・コード化方式も提供する
。衝突バスＢＪは第５図に示すように論理ＯＲゲートと
見なすことができる。

具体的には、出力ボートＬ、は、衝突バスＢ、の一部と
して示されており、それに複数の入力ポートＥｌが接続
されている。これらの入力ポートは複数のアドレス復号
器８０い８０□１．、、．８０゜に接続され、それらの
出力は、衝突バスＢＪとの実際の接続を形成するクロス
ポイント交換機８１１．８１２１．、、．８１ｎを制御
する。この回路の論理は、ＯＲゲート８３に接続された
出力端をもつ複数のＡＮＤゲート８２１１８２２１．、
、．８２゜と等価である。１つの入力ポートＥ、だけが
活動状態になるとき、そのボートから送信されたビット
が出力ボートＬＪに現れる。しかし複数の入力が活動状
態のときは、送信されるビットが異なる極性をもつ場合
、化カポ−）ＬＪは不要情報（ガーベージ）、すなわち
意味のないデータを受け取る。

衝突検出機構は、以下のように構成される。衝突クロス
バ−を介してメモリ・モジュールに送られたすべての要
求は、それらの送信が同じシステム・クロック・サイク
ルの始めに開始するように同期される。衝突検出を可能
にするために、たとえばアドレスなど入力ポートＥ＋に
固有の要求されたビット列が、送信の前に衝突検出コー
ドにコード化される。出°カポートＬ」では、コード違
反エラーがあるかどうかコード化されたビットが検査さ
れる。

ビット・ストリームに衝突コードを挿入する適切な符号
器は、メモリ表ルックアップである。通常のアプリケー
ジ日ンの例では、２バイト入カポート・アドレス・フィ
ールドに対して１２９６通りの有効な組合せがある場合
、各交換ボートに６４に×１６ビツト高速メモリが必要
となる。１２９６通りのを効な組合せは、１１ビツト（
すなわち、２ＩＱ＝１０２４及び２１１＝２０４８）で
表される。

したがって、１１ビツトの目的アドレスを使って、変換
表がアドレスされる。選択された項目は、有効な組合せ
を表す事前ロードされた１６ビツト・ワードを含む。こ
のワードが、メツセージの残りの部分と共にシフト・レ
ジスタに読み出され、クロスバ−に逐次送信される。

このコードは、送信された情報の各半バイトが同数のＯ
と１を持つように設計されている。したがって、有効な
半バイトは１１００．１０１０．１００１．０１０１．
００１１．０１１０である。

衝突が発生すると、０と１の均衡が崩れる。有効コード
の検出は第６図の回路によって行なわれる。

衝突検出回路は、４ビツト・シフト・レジスタ９５と６
個のＡＮＤゲート９６ないし１０１を含む。

ＡＮＤゲートは、実際の復号ネットワークを含み、各Ａ
ＮＤゲートはその特定のコードがシフト・レジスタ９５
で検出された場合に限って出力を供給する。すなわち、
−時的にシフト・レジスタ９５に記憶された任意の有効
コードに対して、せいぜい１つのＡＮＤゲートが出力を
生成する。ＯＲゲート１０２が、有効コードが検出され
たときに限って復号器ＡＮＤゲートの出力を受け取って
、出力を供給する。この出力は、衝突が検出されたかど
うか判定するため、システム・クロックによってクロッ
クされる。検出された場合は、衝突解決機能をもつ代替
ネットワークにメツセージを再経路設定するなどの矯正
処置を行なう。

第６図に示した種類の衝突検出回路が各衝突バスＢ、ご
とに１つずつ必要である。図のように、コード違反の検
出は、最小数の回路で実施できる。

０と１の均衡が取れたコードは、４ビット幅のワードの
１６通りの組合せのうち６通りの組合せが可能である。

これは、２バイトの入力ボート・アドレス・フィールド
では６４すなわち１２９６通りの有効な組合せに該当す
る。

Ｅ９発明の効果 本発明のクロスバ−交換機及びそれを動作させる方法に
よれば、従来のものに比してメツセージ転送遅延が減少
する。しかも、競合が生じても、クロスバ−交換機に損
傷は生じない。

【図面の簡単な説明】

第１図は、本発明による衝突クロスバ−交換機を利用す
る可能なシステムの構成図である。 第２図は、本発明によるＮ×Ｍ両側クロスバ−交換機の
構成図である。 第３図は、ＴＴＬ技術で電流を制限する出力段の概略図
である。 第４図は、ＭＯ８技術で電流を制限する他の出力段の概
略図である。 第５図は、衝突パスの論理的等個性を示す構成図及び論
理図である。 第６図は、コード違反検出機構の構成図及び論ｆ里図で
ある。 第７図は、−膜化された複数ボート交換システムの構成
図である。 第８図は、デルタ型ネットワークの概略図である。 第９図は、クロスポイント交換機及びデルタ型ネットワ
ークの特徴を利用した全体設計の概略図である。 ５ｏ・・・・衝突クロスバ−交換機、５３・・・・競合
解決交換機、５６・・・・肯定応答ネットワーク。 第３！Ｘ！ 第８図 一一一一一一一一」

Claims (3)

【特許請求の範囲】
1. （１）Ｎ個の入力ポートとＭ個の出力ポートを備え、上
   記の各出力ポートがそれぞれ対応する出力バスに接続さ
   れ、上記の各入力ポートがそれぞれ上記出力ポートを介
   して上記出力バスの任意の１本に選択的に接続できる、
   Ｎ×Ｍ個のクロスポイント（Ｃ＿ｉ＿ｊ）のアレイ、 複数の上記入力ポートが同時に上記のいずれかの出力バ
   スに接続された結果、競合が生じたとき、上記クロスポ
   イントを流れる電流を制限するために上記出力ポートを
   上記バスに接続するための電流検出兼制限手段、及び バス上の競合を検出し、競合が検出された場合に矯正処
   置を開始するための、上記各出力バスに接続された衝突
   検出手段。 を含む、衝突クロスバー交換機。
2. （２）Ｎ個の入力ポートとＭ個の出力ポートを備え、上
   記の各出力ポートがそれぞれ対応する３状態出力バスに
   接続されており、複数のクロスポイントを介して一の３
   状態バスに接続された複数の入力ポートが同時に送信す
   ることのできる、Ｎ×Ｍ衝突クロスバー交換機であって
   、 上記クロスポイントに以下の手段（ａ）〜（ｃ）を具備
   する電流検出兼制限手段が接続されている衝突クロスバ
   ー交換機。 （ａ）トランジスタをオン及びオフにするための電流を
   受け取る制御端子と上記トランジスタがオンになったと
   き電流を供給する出力端子とを備えた、クロスポイント
   交換機の出力端子に電流を供給するためのドライバ・ト
   ランジスタ手段。 （ｂ）上記のクロスポイント交換機の出力端子から電流
   をシンクするためのシンク・トランジスタ手段。 （ｃ）上記クロスポイント出力端子と上記ドライバ・ト
   ランジスタ出力端子の間に接続されてなり、上記ドライ
   バ・トランジスタ手段の制御端子に接続され、上記シン
   ク・トランジスタ手段を流れる電流を検出し、上記シン
   ク・トランジスタ手段を流れる電流が所定のレベルを超
   えたとき、上記制御端子から電流を引き出す、制御スイ
   ッチ手段を含む 電流測定手段。
3. （３）クロスバー交換機の入力に供給されるメッセージ
   に先行する衝突検出コードをコード化するステップ、 複数の入力から上記クロスバー交換機の共通出力への同
   時送信を可能にするステップ、及び上記クロスバー交換
   機の出力端で衝突検出コードを監視して、メッセージ同
   士の衝突を検出するステップ を含む、ディジタル通信ネットワーク内でクロスバー交
   換機を動作させる方法。