PL152303B2 - Układ 00 sortowania danych w komputerowym systemie aparatury 00 zbierania i . przetwarzania informacji - Google Patents

Description

RZECZPOSPOLITA POLSKA	OPIS PATENTOWY PATENTU TYMCZASOWEGO	152 303
Patent tymczasowy dodatkowy do patentu nr-	Int. Cl.5 GO6F 15/74
	Zgłoszono: 89 01 26 (P. 277380) Pierwszeństwo -——
URZĄD PATENTOWY RP	Zgłoszenie ogłoszono: B9 10 30 Opis patentowy opublikowano: 1991 04 30	β a 3 tH i

Twórca wynalazku: Janusz Baczyński

Uprawniony z patentu tymczasowego: Uniwersytet Łódzki, Łódź (Polska)

UKŁAD 00 SORTOWANIA DANYCH W KOMPUTEROWYM SYSTEMIE APARATURY 00 ZBIERANIA I.PRZETWARZANIA INFORMACJI

Przedmiotem wynalazku jest układ do sortowania danych w komputerowym systemie aparatury do zbierania i przetwarzania informacji, mający zastosowanie w fizyce jądrowej oraz w innych dziedzinach fizyki a także w przemysłowej technice pomiarowej.

Znane do tego celu układy, zwane też analizatorami, są przykaadowo opisane przez: A. Ostrowicza w opracowaniu pt. CAMAC modułowy system aparatury elektronicznej wydanym przez Ośrodek Informacji o Energii Jądrowej w zeszycie Nr 78 Postępów Techniki Jądrowej, seria - Aparatura i Technika Pomiarowa, Warszawa, 1976 r., I.S. Gorohowa, A.B. Łaptiewa, W.W. Marczienkowa, Ju.W. Fokina i O.A. Szczierbakowa w pracy pt. Autonomiczna stacja pomiarowa infoΓmatyczno-pociaΓOwego systemu spektrometru GNEJS opublikowanej w języku rosyjskim , w czasopiśmie naukowym Pribory i Tiehnika Ekspierimienta, wydawanym przez Akademię Nauk ZSRR.

Znane układy zawierają źródła danych w postaci przetworników analogowo/cyfrowych oraz innych rejestóów parametrów badanych sygnałów elektrycznych połączone z magistralą systemu zbierania i przetwarzania informacji,w skład którego wchodzą bloki pamięci oraz procesor systemu sprzęgnięty z systemem komputerowym lub stanowiącym autonomiczny kontroler układu.

Działanie znanego układu polega na tym, 2e procesor systemu zbierania i przetwarzania informacji odczytuje sekwencyynie z przetworników analogowo/cyfrowych wynńki konwwrsji badanych parametrów sygnałów elektrycznych i przesyła je do swoich wewnntrznych rejestóów lub do bloku pamięci operacyjnej systemu. W taki sam sposób są odczytywane wartości zgromadzone w pozostałych rejestrach analizowanych parametrów badanych sygnałów. Następnie, pro152 303

152 303 cesor systemu na podstawie tak zgromadzonych wyników ustala, odpowiadający danemu zespołowi zmierzonych wartości, adres komórki w bloku pamięci danych, której zawartość należy zwiększyć o +1 i wysyła stosowny rozkaz inkrementacji do bloku pamięci danych. Wskutek wielokrotnego powtarzania takiej sekwencji działań w bloku pamięci danych powstaje wielowymiarowe widmo rozkładu mierzonych parametrów sygnałów elektrycznych. Zbierane przez system aparaturowy dane są więc sortowane w ' tzw, sposób software· 'owy - programowy.przez procesor systemu . realizujący określoną ' procedurę programową'.

Niedogodnością znanego układu jest to, źe.procesor systemu zbierania i przetwarzania informacji musi dokonywać odczytu danych z przetworników analogowo/cyfrowych i innych rejestrów systemu w sposób sekwencyjny, co wpływa w sposób zasadniczy na znaczne wydłużenie się tzw. czasu martwego w.procesie analizy, a więc niekorzystnego zwiększenia wartości jednego z podstawowych parametrów technicznych każdego systemu do zbierania . i przetwarzania informacji.

Istotą układu według wynalazku jest to, że ma blok kontrolera przetwarzania danych składający się z pamięci wektorów adresowych połączonej wyjściem danych z.buforem. Wejście adresowe tej pamięci jest połączone z wyjściem dwuwejściowego bloku przełączającego połączonego wejściem danych z wejściem zewnętrznych sygnałów . sterujących bloku kontrolera przetwarzania danych. Wejście sterujące pamięci wektorów adresowych jest połączone z blokiem logiczno-sterującym połączonym także osobno z wejściem przełączającym bloku przełączającego i z wejściem wpisującym maskującego rejestru, który jest połączony wyjściami z wejściami maskującymi bufora połączonego wejściem·strobującym z wyjściem dwuwejściowej bramki .logicznej typu OR. Wejścia tej bramki są odrębnie połączone z blokiem logiczno-sterującym oraz z dekoderem rozkazów. Dekoder jest także połączony z blokiem logiczno-sterującym oraz z zewnętrznym wejściem strobującym bloku kontrolera przetwarzania danych, przy czym wejście zewnętrznych sygnałów sterujących bloku kontrolera jest połączone z blokiem rejestrów parametrów sterujących. Odrębne wejście danych bloku przełączającego jest połączone, korzystnie poprzez adresowy rejestr, z magistralą systemu połączoną z procesorem systemu, z blokiem źródłowym danych oraz z pamięcią danych. Magistrala systemu jest także połączona: z wejściem danych pamięci wektorów adresowych, z wyjściem bufora, z wejściem danych maskującego rejestru i z dekoderem rozkazów oraz z blokiem logiczno-sterującym połączonym także z wejściem wpisującym adresowego rejestru.

Zaletą układu według wynalazku jest to, że dzięki wprowadzeniu bloku kontrolera przetwarzania danych procesor systemu dokonuje odczytu danych z wszystkich ich źródeł w trakcie tylko jednej operacji rozkazowej. Nadto procesor nie dokonuje analizy odczytanych danych, lecz bezpośrednio po operacji ich odczytu wykonuje operację zapisu do pamięci danych odpowiednio przetworzonej przez blok kontrolera informacji. Sortowanie danych odbywa się więc nie w sposób programowy (software'owy) lecz w sposób sprzętowy (hardware*owy), co znacznie zmniejsza czas martwy procesu zbierania i przetwarzania informacji.

Przedmiot wynalazku jest pokazany w przykładzie wykonania na rysunku przedstawiającym blokowy schemat elektryczny układu.

Układ· według wynalazku ma blok 1 kontrolera przetwarzania danych składający się z pamięci 2 wektorów adresowych połączonej wyjściem danych z buforem 3, a wejściem adresowym z wyjściem dwuwejściowego bloku 4 przełączającego. Wejście danych bloku 4 jest połączone z wejściem 5 zewnętrznych sygnałów sterujących bloku 1. Wejście sterujące pamięci 2 jest połączone z blokiem 6 ' logiczno-sterującym połączonym także osobno z wejściem przełączającym bloku 4 i z wejściem wpisującym maskującego rejestru 7. Wyjścia tego rejestru są połączone z wejściami maskującymi bufora· 3 połączonego wejściem strobującym z wyjściem dwuwejściowej bramki 8 logicznej typu OR. Osobne wejścia tej bramki .są połączone z blokiem 6 oraz z dekoderem 9 rozkazów połączonym także z blokiem 6 oraz z zewnętrznym wejściem 10 strobującym bloku 1. Wejście 5 bloku 1 jest połączone z blokiem 11 rejestrów parametrów sterujących, natomiast odrębne wejście danych bloku 4 jest połączone, korzystnie poprzez adresowy re152 303 jestr 12, z magistralą 13 systemu. Magistrala ta jest połączona z procesorem 14 systemu, z blokiem 15 źródłowym danych oraz z pamięcią 16 danych. Magistrala 13 jest także połączona z wejściem danych pamięci 2, z wyjściem bufora 3, z wejściem danych rejestru 7 i z dekoderem 9 oraz z blokiem 6 połączonym także z wejściem wpisującym rejestru 12.

Działanie tego układu polega na tym, że przed rozpoczęciem procesu zbierania i przetwarzania' informacji procesor 14 systemu zwraca się do bloku 1 kontrolera przetwarzania' danych generując odpowiednie · · rozkazy do bloku 6' logiczno-sterującego' w celu zapisania z magistrali 13, poprzez rejestr 12 · i blok 4 przełączający, do pamięci 2 wektorów adresowych adresy początków segmentów w pamięci 16 danych·odpowiadających określonym zespołom parametrów informacji gromadzonym w bloku 15 źródłowym danych (przykładowo przetworniku amplituda-cyfra) oraz w bloku 11 rejestrów ' parametrów sterujących (np. przetworniku czas-cyfra). Następnie procesor 14 ustawia blok 4 w taki stan by na wejście adresowe pamięci 2 były podawane stany z wejścia 5 zewnętrznych sygnałów sterujących, do którego jest podłączone wyjście bloku 11. Ponadto procesor 14 dokonuje zapisu do maskującego rejestru 7 informacji określającej które z bitów wyjścia danych pamięci 2 mogą być odczytywane, poprzez bufor 3, na magistralę 13. Ostatnim rozkazem inicjalizacyjnym procesora 14 do bloku 1 jest operacja zapisu do dekodera 9 rozkazów słowa danych określającego kod rozkazu, jaki'ma ten dekoder wykrywać na magistrali J3' i dodatkowym zewnętrznym wejściu 10 strobującym bloku 1. Oo dekodera 9 może być zapisany'kod rozkazu odczytu z bloku 15 lub rozkazu zapisu do pamięci 16 oraz informacja czy dekoder ma wykrywać te rozkazy w korelacji ze stanem wejścia 10, czy też nie.

Następnie procesor 14 przechodzi do realizacji właściwej, bardzo krótkiej procedury programowej zbierania i przetwarzania zbieranych informacji. Na żądanie z bloku 15 lub po sprawdzeniu, że w bloku tym jest gotowa do odczytu informacja procesor 14 dokonuje odczytu informacji zgromadzonej w bloku 15. Jeśli w dekoderze 9 jest zapisany kod tego właśnie rozkazu, to w trakcie tej operacji dekoder 9 wysyła poprzez bramkę Θ do wejścia strobującego bufora 3 sygnał otwierający jego wyjścia na magistralę 13. W ten sposób na bity magistrali 13, niewykorzystywane przez blok 15, jest odczytywany wektor adresowy zapisany w pamięci 2 adresowanej aktualnie przez blok 11. Po tej operacji procesor 14 przechodzi do operacji zapisu, poprzednio odczytanej na magistralę 13 informacji, do pamięci 16. Jeśli w dekoderze 9 został wcześniej zapisany kod tego właśnie rozkazu, to dopiero podczas tej operacji następuje odczyt z bloku 1 na magistralę 13. Do pamięci 16 zostaje więc zapisane słowo określające adres komórki, której zawartość ma być inkrementowana o +1. Każdej komórce pamięci 16 odpowiada określony zespół wartości wielkości przetwarzanych w blokach 15 i 11. Na przykład, jeśli bloki 15 i 16 stanowią odpowiednio przetworniki: amplituda/cyfra i czas/cyfra, to każdej komórce w pamięci 16 przypisana jest ściśle określona wartość amplitudy mierzonego sygnału i interwał czasu w jakim się ten sygnał pojawił. Przykładowo więc, podczas tzw. analizy amplitudowo-czasowej w pamięci 16 są zapisywane dane przetworzone do postaci dwuparametrowego rozkładu amplitudowo-czasowego impulsów mierzonych, bez angażowania procesora 14 do analizy i sortowania danych gromadzonych przez bloki 15 i 16. Ponadto, gdy blok 4 jest w stanie w którym na wejście adresowe pamięci 2 są podawane stany wyjściowe z rejestru 12, to procesor 14 może dokonywać odczytu na magistralę 13 informacji wcześniej zapisanych w pamięci 2. Dokonuje się to za pomocą bloku 6 i bramki 8.

Claims (1)

1. Zastrzeżenie patentowe

   Układ do sortowania danych w komputerowym systemie aparatury do zbierania i przetwarzania informacji, zawierający blok rejestrów parametrów' sterujących oraz procesor systemu połączony z magistralą systemu połączoną z blokiem źródłowym danych i pamięcią danych, znamienny tym, że ma blok (1) kontrolera przetwarzania danych składający się z pamięci (2) wektorów adresowych połączonej wyjściem danych z buforem (3), a wejściem adre4

   152 303 sowym z wyjściem dwuwejściowego bloku (4) przełączającego połączonego wejściem danych z wejściem (5) zewnętrznych sygnałów sterujących bloku (1) oraz połączonej wejściem sterującym z blokiem (6) logiczno-sterującym połączonym także osobno z wejściem przełączającym bloku (4) i z wejściem wpisującym maskującego rejestru (7) połączonego wyjściami z wejściami maskującymi bufora (3) połączonego wejściem strobującym z wyjściem dwuwejściowej bramki (8) logicznej typu 0R połączonej osobno z blokiem (6) oraz z - dekoderem (9) rozkazów połączonym z blokiem (6)-oraz z zewnętrznym wejściem (10) strobującym bloku (1), przy czym wejście (5) bloku (1) jest połączone z blokiem (11) -rejestrów parametrów sterujących, natomiast odrębne wejście danych bloku (4) jest połączone, korzystnie poprzez adresowy rejestr (12), z magistralą (13) systemu połączoną z procesorem (14) systemu, z blokiem (15) źródłowym danych oraz z pamięcią (16) danych, a także połączoną z wejściem danych pamięci (2), z wyjściem bufora (3), z wejściem danych rejestru (7) i z dekoderem (9) oraz z blokiem (6) połączonym także z wejściem wpisującym rejestru (12).

   Zakład Wydawnictw UP RP. Nakład 100 egz.

   Cena 3000 zł