PL151640B2 - Układ analizatora stanów logicznych - Google Patents

Description

RZECZPOSPOLITA ^OPIS PATENTOWY POLSKA PATENTU TYMCZASOWEGO

151 640

Patent tymczasowy dodatkowy do patentu nr--Zgłoszono: 88 03 02 (P. 271000)

Int. Cl.⁵ G01R 31/318

Pierwszeństwo--URZĄD

PATENTOWY

RP cnutiu o G Ó LU

Zgłoszenie ogłoszono: 88 12 08

Opis patentowy opublikowano: 1991 03 29

Twórcy wynalazku: Marek Lewandowski, Janusz Kwaśniewski, Bogdan Kowalczyk

Uprawniony z patentu tymczasowego: Marek Lewandowski, Warszawa;

Janusz Kwaśniewski, Warszawa;

Bogdan Kowalczyk, Warszawa (Polska)

Układ analizatora stanów logicznych

Przedmiotem wynalazku jest układ analizatora stanów logicznych, przeznaczony do wielokanałowego zapisywania sygnałów, a następnie wyświetlania zapamiętanych sygnałów na wskaźniku obrazowym, w szczególności monitorze ekranowym, odbiorniku telewizyjnym, oscyloskopie.

Znany układ analizatora stanów logicznych zawiera blok sterujący połączony z wejściem licznika adresowego, którego wyjście jest połączone z pierwszym wejściem bloku pamięci, wejście drugie którego jest połączone z wyjściem bloku wejściowego połączonego również z blokiem sterującym, połączonym z trzecim wejściem bloku pamięci. Wyjście bloku pamięci jest połączone z pierwszym wejściem bloku wyświetlania, którego drugie wejście jest połączone poprzez blok synchronizacji linii z licznikiem próbek linii połączonym z blokiem sterującym oraz poprzez licznik linii i blok synchronizacji ramki z drugim wejściem bloku wyświetlania. Trzecie wejście bloku wyświetlania jest połączone z blokiem sterującym.

Dane wejściowe zastosowane w bloku wejściowym zapisywane są równolegle w bloku pamięci. Adres komórki w której następuje zapis jest wyznaczony przez licznik adresowy. Blok sterujący wysyła odpowiednie sygnały-strobujące dane w bloku wejściowym, ustawiające pamięć w stan zapisu i zwiększające stan licznika adresowego. Dane zapisywane zostają kolejno odczytywane z bloku pamięci, następnie przekształcane w postaci równoległej na szeregową i podawane do bloku wyświetlania. Blok sterujący wysyła odpowiednie sygnały-ustawiające pamięć w stan odczytu, zwiększające stan licznika adresowego, sterujące blokiem wyświetlania oraz wysyła ciąg impulsów do licznika próbek. Blok synchronizacji linii na podstawie stanu licznika próbek wytwarza sygnał synchronizacji linii. Licznik linii zlicza kolejne linie obrazu. Blok synchronizacji ramki na podsawie stanu licznika linii wytwarza sygnał synchronizacji ramki. Blok wyświetlania z odczytanych z pamięci danych oraz sygnałów synchronizacji linii i ramki wytwarza zespolony sygnał wizyjny. Sygnał ten tworzy obraz na ekranie bloku wyświetlania. Cykl odczytu całej pamięci przeprowadzany jest dla każdej ramki obrazu. Ilość zarejstrowanych próbek danych wejściowych jest ograniczona pojemnością pamięci, a ta z kolei wynika z ograniczonej ilości danych możliwych do zobrazowania na ekranie bloku wyświetlania.

151 640

Wadą takiego analizatora jest to, że przy próbie zarejstrowania i późniejszej prezentacji przebiegów, z których kilka jest szybkozmiennych, a kilka wolnozmiennych lub zarejestrowania pojedyńczych impulsów na tle przebiegów szybkozmiennych, zapamiętanie właściwych fragmentów czasowych tych przebiegów jest niemożliwe. Wynika to z ograniczonej pojemności pamięci.

Układ według wynalazku wyróżnia się tym, że posiada rozdzielony licznik adresu na licznik adresu zapisu, który jest połączony liniami adresu z pierwszym wejściem multipleksera adresu oraz na licznik adresu odczytu, który połączony jest liniami adresu z pierwszym wejściem sumatora adresu, z którego drugim wejściem jest połączony blok zadawania adresu bazowego. Wyjście sumatora adresu jest połączone z drugim wejściem multipleksera adresu, którego wyjście jest połączone z wejściem adresowym bloku pamięci i pierwszym wejściem rejestru adresu stopu. Wyjście adresu stopu jest połączone liniami adresu z blokiem prezentacji adresu stopu. Licznik kropek jest połączony liniami stanu z blokiem synchronizacji linii oraz z pierwszym wejściem i drugim wejściem multipleksera kompresji-ekspansji, którego wyjście jest połączone z przełącznikiem selektorowym. Wyjście przełącznika selektorowego jest połączone z licznikiem adresu oraz blokiem sterującym i poprzez blok znaczników próbek z piątym wejściem bloku wyświetlania, ponadto trzecie wejście bloku pamięci oraz drugie wyjście bloku wejściowego i wejście licznika adresu zapisu oraz wejście licznika adresu odczytu i licznika kropek jest połączone z blokiem sterującym. Multiplekser kompresji-ekspansji jest również połączony z kluczem wyboru kompresjiekspansji.

W układzie według wynalazku, uzyskuje się możliwość przeszukiwania informacji w pamięci analizatora poprzez dodanie zadanego adresu bazowego do adresu wyznaczonego przez licznik przez licznik adresu odczytu. Pojemność pamięci oraz związania z tym ilość rejestrowanych próbek sygnałów wejściowych nie jest uzależniona od ograniczonej ilości danych możliwych do zobrazowania na ekranie. Możliwość przeszukiwania informacji zapisanych w pamięci pozwala na wybór interesujących fragmentów czasowych zarejestrowanych wcześniej przebiegów. Ponadto dzięki multiplekserowi kompresji-ekspansji uzyskano zmianę liczby wyświetlanych aktualnie próbek danych, co pozwala na to, że standardowa liczba próbek danych wyświetlanych aktualnie może być w dowolnej chwili zwiększona-kompresja lub zmniejszona-ekspansja. Efektem na ekranie bloku wyświetlania jest pokazanie większej ilości próbek bardziej zagęszczonych bądź mniejszej ilości próbek bardziej rozciągniętych, co pozwala na oglądanie większego lub mniejszego obszaru pamięci danych. Zastosowanie zaś znacznika próbek umożliwia pomiar czasu w ilościach próbek, co pozwala na wyświetlanie na ekranie znaczników informujących o tym, w których momentach czasowych następowały zapisy kolejnych próbek przebiegów wejściowych do pamięci.

Natomiast wyświetlanie adresu stopu daje informację o adresie komórki pamięci, w której nastąpił ostatni zapis danych wejściowych, co umożliwia uzyskanie fragmentów czasowych rejestrowanych przebiegów tuż przed wystąpieniem końca zapisu.

Przedmiot wynalazku jest uwidoczniony w przykładzie wykonania na rysunku, który przedstawia schemat blokowy układu.

Do bloku wejściowego W podawane są sygnały wejściowe, z którego wyjścia są podawane na wejście równoległe bloku pamięci P. Z wyjścia danych szeregowych bloku pamięci P są podawane do bloku wyświetlania BW, w którym całkowity sygnał wizyjny jest podawany na ekran wyświetlacza. Blok pamięci P jest sterowany sygnałem z bloku sterującego BS, który steruje sygnałem strobu danych blok wejściowy W oraz sygnałem zwiększenia stanu licznika adresu zapisu LI i sygnałem wyboru zapis-odczyt multipleksera Ml oraz sygnałem rejestr adresu stopu R, jak również sygnałem pobudzania licznik kropek L3. Licznik adresu zapisu LI jest połączony liniami adresu z wejściem A multipleksera adresu Ml, zaś licznik adresu odczytu L2 jest połączony liniami adresu z wejściem C sumatora adresu S. Blok zadawania adresu bazowego BZB połączony jest liniami adresu z wejściem D sumatora S, którego wyjście połączone jest z wejściem B multipleksera Ml. Multiplekser Ml połączony jest liniami adresu z blokiem pamięci danych P i z rejestrem adresu stopu R, z którego stan jest podawany do bloku prezentacji adresu stopu BPS. Licznik kropek L3 połączony jest liniami stanu z blokiem synchronizacji linii SL jak również wejściami E, F multipleksera kompresji-ekspansji M2. Klucz wyboru kompresji COMP-ekspansji ΕΧΡ Kl jest połączony z multiplekserem M2, którego wyjście jest połączone z przełącznikiem selektorowym K2, który jest połączony z licznikiem adresu odczytu L2 i blokiem sterującym BS oraz blokiem znaczników

151 640 próbek Z, którego wyjście jest połczone z blokiem wyświetlania BW. Wyjście bloku synchronizacji linii SL jest połączone z licznikiem linii L4 oraz z blokiem wyświetlania BW, ponadto licznik L4 jest połączony z blokiem synchronizacji ramki SR, którego wyjście jest połączone z blokiem wyświetlania BW.

Układ działa w sposób następujący. Zapis polega na tym, że dane wejściowe podawane są bloku wejściowego W są zapisywane równolegle w pamięci bloku P. Adres komórki, w której następuje zapis wyznaczony jest przez licznik adresu LI, z którego sygnały adresowe podawane są na wejście A multipleksera Ml, który ustawiony jest tak, że sygnały z wejścia A podawane są na wejście adresowe bloku pamięci P. Równocześnie sygnały te podawane są do rejestru adresu stopu R. Podczas zapisu blok sterujący BS wysyła sygnały sterujące pobudzające pamięć do zapisu, następnie sygnał strobu danych wejściowych do bloku W, oraz sygnał zwiększający stan licznika adresu zapisu LI i sygnały zapis-odczyt, sterują multiplekserem adresu Ml, tak że w czasie zapisu wybierane jest wejście A. Wraz z końcem zapisu danych sygnał zapis-odczyt swoim tylnym zboczem zapisuje w rejestrze adresu stopu R adres ostatnio zapisanej komórki pamięci. Stan rejestru R przedstawiony jest przez blok prezentacji adresu stopu BPS.

W przypadku odczytu blok sterujący BS pobudza sygnałem licznik kropek L3, który zlicza elementarne punkty wyświetlane w jednej linii na ekranie bloku BW. Stan licznika L3 zostaje podany do bloku synchronizacji linii SL, który po odpowiednim zdekodowaniu tego stanu generuje sygnał synchronizacji linii. Stan binarny licznika L3, podawany jest na wejścia E, F multipleksera kompresji-ekspansji M2. Na wyjściach licznika L3 pojawiają się ciągi impulsów, których częstotliwości wynikają z kolejnych podziałów sygnału pobudzającego licznik L3.

Klucz wyboru kompresjaCOMP-ekspansja ΕΧΡ KI wytwarza sygnał sterujący multipleksera M2 w taki sposób, że dla kompresji danych wybrane jest wejście Σ, na które podawane są sygnały o większych częstotliwościach, zaś dla ekspansji wybrane jest wejście F, na które są podawane sygnały o mniejszych częstotliwościach. Przełącznik K3 dokonuje wyboru ekspansji lub kompresji. Sygnał taktu odczytu z przełącznika K3 jest jednym z sygnałów stanu binarnego licznika L3 wybranych za pomocą multipleksera M2 i przełącznika K3. Sygnał ten powoduje zwiększenie stanu licznika adresu odczytu L2 i podawany jest również do bloku strerującego BS w celu pobudzenia pamięci do odczytu sygnałami sterującymi. Blok sterujący BS steruje blokiem znaczników próbek Z, który generuje sygnał znaczników próbek. Sygnał synchronizacji SL podawany jest do licznika linii L4, którego stan dekodowany jest w bloku synchronizacji ramki SR, generującym sygnał synchronizacji ramki.

Pamięć w bloku P pobudzana sygnałami sterującymi z bloku BS odczytuje kolejne komórki adresowane liniami adresowymi. Odczytane dane są przetwarzane na postać szeregową i przekazywane do bloku wyświetlania BW, który na podstawie sygnałów sterujących wyświetlaniem podawanych z bloku BS oraz sygnału podawanego z bloku pamięci P i sygnału synchronizacji linii z blokiem SL oraz sygnału synchronizacji ramki z bloku SR jak również sygnałów znaczników próbek z bloku Z, wytwarza sygnał wizyjny, wyświetlany na ekranie bloku wyświetlania BW.

Claims (1)

1. Zastrzeżenie patentowe

   Układ analizatora stanów logicznych, zawierający blok sterujący, blok wejściowy połączony z wejściem równoległym bloku pamięci połączonego wyjściem danych szeregowych z blokiem wyświetlania, który połączony jest z drugim wejściem poprzez licznik linii i blok synchronizacji ramki z blokiem sterującym, licznik adresu połączony z blokiem sterującym, z którym połączone jest trzecie wejście bloku wyświetlania oraz poprzez blok synchronizacji linii, czwarte wejście bloku wyświetlania, znamienny tym, że posiada rozdzielony licznik adresu na licznik adresu zapisu (LI), który połączony jest liniami adresu z pierwszym wejściem multipleksora adresu (Ml) oraz na licznik adresu odczytu (L2), który połączony jest liniami adresu z pierwszym wejściem sumatora adresu (S), z którego drugim wejściem jest połączony blok zadawania adresu bazowego (BZB), natomiast wyjście sumatora adresu (S) jest połączone z drugim wejściem multipleksera adresu

   151 640 (Ml), wyjście którego jest połączone z wejściem adresowym bloku pamięci (P) i pierwszym wejściem rejestru adresu stopu (R), wyjście którego połączone jest liniami adresu z blokiem prezentacji adresu stopu (BPS), zaś licznik kropek (L3) jest połączony liniami stanu z blokiem synchronizacji linii (SL) oraz z pierwszym wejściem i drugim wejściem multipleksera kompresjiekspansji (M2), którego wyjście jest połączone z przełącznikiem selektorowym (K2), wyjście którego jest połączone z licznikiem adresu odczytu (L2) oraz blokiem sterującym (BS) i poprzez blok znaczników próbek (Z) z piątym wejściem bloku wyświetlania (BW), ponadto trzecie wejście bloku pamięci (P) oraz drugie wejście bloku wejściowego (W) i wejście licznika adresu zapisu (Ll) oraz wejście licznika adresu odczytu (L2) i licznika kropek (L3) jest połączone z blokiem sterującym (BS), oraz trzecie wejście multipleksera kompresji-ekspansji (M2) jest połączone z kluczem wyboru kompresji-ekspansji (KI).

   Zakład Wydawnictw UP RP. Nakład 100 egz.

   Cena 3000 zł