Przedmiotem wynalazku jest scalona bipolarna nienasycajaca sie bramka logiczna typu NAND, a w szczególnosci jej konstrukcja. Bramka ta moze stanowic elementralny poduklad scalonych ukladów cyfrowych wiekszej skali integracji.Najbardziej zblizone konstrukcyjnie do bramki wedlug wynalazku sa niektóre wersje ukladów TT1. Znanych jest z literatury kilkanascie rozwiazan konstrukcyjnych tych bramek, w których róznice schematowe sa odzwierciedleniem tendencji do poprawy parametrów uzytkowych tych bramek, a przede wszystkim ich szybkosci dzialania. Przeglad wiekszosci tych rozwiazan zawiera monografia pt.: „Tranzistorno— tranzistornyje logiczeskiej schiemy" —J.J. Szagurim, Moskwa, „Sowietskoje Radio" — 1974. Sposród znanych zabiegów zwiekszajacych szybkosc dzialania bramek TTL nalezy wyróznic dwie grupy — zabiegi technologiczne i zabiegi konstrukcyjne.Do zabiegów technologicznych nalezy domieszkowanie zlotem, dyskwalifikuje tojednak takie uklady z punktu widzenia jednoczesnego wytwarzania ukladów analogowych oraz stosowanie zlacza metal-pólprzewodnik w obwodzie baza-kolektor, co jest niedogodne techologicznie.Do zabiegów konstrukcyjnych nalezy stosowanie elementów przyspieszajacych procesy prze¬ ladowywania pojemnosci wystepujacych w ukladzie jak na przyklad aktywne uklady „pull-up" w obciazeniu inwertera wyjsciowego, aktywne uklady „pul-down" w bazie inwertera wyjsciowego lub tzw. pojemnosci przyspieszajace „ speed-up". Ponadto ograniczanie amplitudy logicznej napiecia wyjsciowego zarówno od strony stanu niskiego jak i wysokiego. Jak równiez zastosowanie metod zapobiegania wejsciu, tranzystorów tworzacych bramke, w obszarze nasycenia lub kontroli glebo¬ kosci nasycenia tych tranzystorów. Wykonanie tych dwóch ostatnich zabiegów konstrukcyjnch eliminuje praktycznie koniecznosc stosowania zabiegów technologicznych jak tez zabiegów kons¬ trukcyjnych zwiazanych z przyspieszeniem procesów przeladowywania pojemnosci wystepujacych w ukladzie.Jedna ze znanych metod zabezpieczania tranzystora przed nasyceniem jest zastosowanie elementów ograniczajacych napiecie pomiedzy kolektorem i baza. Mozna do tego celu wykorzystac tranzystor dwuemiterowy, którego emitery sa polaczone z baza i z kolektorem tranzystora zabez¬ pieczajacego. W ten sposób ogranicza sie napiecie kolektor-baza tego tranzystora o okolo 0V nie dopuszczajac dojego nasycenia. Sposób ten wykorzystuje sie w niektórych wersjach bramek TTL, które maja na wejsciu tranzystor wieloemiterowy, którego kolektor polaczonyjest zbazadwuemi-2 130 228 terowego tranzystora zabezpieczajacego przd nasyceniem. Kolektor tego tranzystora polaczony jest poprzez rezystor ze zródlem zasilania, a emitery sa polaczone do bazy i kolektora tranzystora wyjsciowego. Kolektor tranzystora wyjsciowego jest polaczony poprzez rezystor ze zródla zasilania.Wada opisanego wyzej rozwiazania z tranzystorem wieloemiterowym jest duzy pobór mocy, stosunkowo duze rozbudowanie ukladu, a wiec zajmowanie duzej powierzchni na plytce oraz koniecznosc domieszkowania zlotem dla uzyskania duzej szybkosci dzialania.Bramki TTLS stanowiace udoskonalona wersje bramek TTL, zbudowane sa w ten sposób, ze zabezpieczono tranzystory przed wejsciem w stan nasycenia przez zastosowanie zlacz Schottky'ego pomiedzy baza a kolektorem tranzystora. Uzyskuje sie tu duza szybkosc dzialania bez koniecznosci domieszakowania zlotem. Rozwiazanie to jest jednak skomplikowane technologicznie, jest bar¬ dziej rozbudowane i posiada wiekszy pobór mocy.Bramka logiczna wedlug wynalazku, zbudowana na tranzystorach wieloelementowych n-p-n posiada na wejsciu wieloemiterowy tranzystor, w którym baza zwarta jet z kolektorem, pierwszy emiter polaczony jest z baza tranzystora dwuemiterowego, natomiast pozostale emitery stanowia wejscia bramki. Kolektor tranzystora dwuemiterowego polaczony jest z kolektorem tranzystora wieloemiterowego i przez rezystor zasilany z dodatnim biegunem zródla zasilania, natomiast pierwszy emiter polaczny jest z baza tranzystora wyjsciowego i przez rezystor bocznikujacy z ujemnym biegunem zródla zasilania, z którym jest równiez polaczony emiter tranzystora wyjscio¬ wego. Drugi emiter tranzystora dwuemiterowego jest zwarty z kolektorem tranzystora wyjsciwego i stanowi wyjscie bramki.Poprzez zmiane konfiguracji wieloemiterowego tranzystora wejsciowego na polaczenie dio¬ dowe uniknieto nasycenia tanzystora wieloemiterowego, wyeliminowanie akcji tranzystorowej pasozytniczego tranyzstora podlozowego p-n-p oraz weliminowanie poboru pradu przez wejscie w stanie wysokim, co zwieksza obciazalnosc dla tego stanu i likwiduje efekt „current hogging".Dzieki przylaczeniu kolektora tranzystora dwuemiterowego do kolektora tranzystora wieloemite¬ rowego uniknieto nasycenia tranzystora dwuemiterowego przez wlaczenie zlacza emiter-baza tranzystora wieloemiterowego pomiedzy kolektor i baze tranzystora dwuemiterowego.Ponadto umozliwilo to umieszczenie tranzystora: wieloemiterowego i dwuemiterowego na wspólnej wyspie izolacyjnej, co powoduje zmniejszenie pojemnosci do podloza i powierzchni ukladu. W zwiazku z wyeliminowaniem rezystorów w kolektorze tranzystora dwuemiterowego oraz rezystora w kolektorze tranzystora wyjsciowego osiagnieto zmniejszenie napiecia stanu wysokiego na wyjsciu, co zwieksza szybkosc przelaczenia, zmniejszenie poboru mocy przez uklad oraz zmniejszenie powierzchni ukladu. Tak wiec bramka logiczna wedlug wynalazku wykazuje wieksza szybkosc dzialania bez koniecznosci domieszkowania zlotem, mniejszy pobór mocy i zajmuje mniejsza powierzchnie na plytce.Przedmiot wynalazku jest pokazany w przykladzie wykonania na rysunku, który przedstawia schmat ideowy bramki logicznej.Bramka logiczna wedlug wynalazku posiada na wejsciu wieloemiterowy tranzystor Ti, w którym baza zwarta jest z kolektorem, pierwszy emiter Eu polaczony jest za baza tranzystora dwuemiterowego T2, natomiast pozostale emitery Eu, Eu,...Ein stanowia wejscia bramki. Kolektor tranzystora dwuemiterowego T2 polaczony jest z kolektorem tranzystora wieloemiterowego Ti i przez rezystora zasilajacy Ri z dodatnim biegunem zródla zasilania + Vcc. Pierwszy emiter Eu polaczony jest z baza tranzystora wyjsciowego T3 i przez rezystor bocznikujacy R2 z ujemnym biegunem zródla zasilania, z którym jest równiez polaczony emiter E3 tranzystora wyjsciowego T3.Drugi emiter Eu tranzystora dwuemiterowego T2 jest zwarty z kolektorem tranzystora wyjscio¬ wego T3 i stanowi wyjscie bramki.Zasada dzialania ukladu jako bramki NAND jest nastepujaca. Gdy na wszystkie wejscia ukladu podane zostana napiecia odpowiadajace stanowi wysokiemu, przykladowo z wyjsc identy¬ cznych bramek sterujacych, zlacze emiterowe Eu,...Eu z wyjatkiem pierwszego tranzytora wieloe¬ miterowego Ti zostana zablokowane, a zlacza pierwsze Eu wysterowane pradem plynacym przez rezystora zasilajacy Ri ze zródla zasilania. W nastepstwie zostana kolejno odetkane zlacza emite¬ rowe tranzystora dwuemiterowego T2 pierwsze Eu i drugie Eu i zlacze emiterowe E3 tranzystora wyjsciowego T3. Tranzystorydwuemiterowy T2 i wyjsciowy T3 beda przewodzic, ale pozostana w130 228 3 obszarze aktywnym normalnym, dzieki temu, ze napiecie kolektor-bazaobu tych tranzystrówjest kontrolowane odpowiednio przez diode Eu dla tranzystora dwuemiterowego T2 oraz zlacze emite- rowe pierwsze Eu i drugie Eu tranzystora dwuemiterowego T2dla tranzystora wyjsciowego T3. W rezulatacie napiecie na wyjsciu bedzie mialo wartosc okolo 0,7 V, co odpowiada stanowi niskiemu.Jesli na jedno z wejsc bramki podane zostanie napiecie stanu niskiego, wówczas odblokowuje sie odpowiednie zlacze emiterowe tranyzstora wieloemiterowego Ti i potencjal na emiterze pier¬ wszym Eu tego tranzystora osiaga wartosc zblizona do poziomu stanu niskiego tj. okolo 0,7 V.Po¬ woduje to zatkanie zlacz emiterowych tranzystorów dwuemiterowego T2 i wyjsciowego T3, a na wyjsciu ukladu ustala sie napiecie zdeterminowane przez uklad dolaczony do wyjscia. Jezeli bramka obciazona jest rezystorem, to napiecie na wyjsciu bedzie bliskie Vcc, zas gdy dolaczy sie do wyjscia identyczne bramki napiecie to bedzie mialo wartosc równa spadkowi napiecia na dwóch przewodzacych zlaczach emiterowych pierwszym Eu tranzystora dwuemiterowego T2 i na zlaczu emiterowym E3 tranzystora wyjsciowego T3, zatem stanowi wysokiemu odpowiada napiecie okolo 1,6V.Przykladowo dla wartosci Ri=l,6kn i R2 = 2,4kft oraz Vcc = 5V uzyskano nastepujace parametry bramki wedlug wynalazku: amplituda logiczna 0,9 V, pobór mocy 7 mW, czas opóznie¬ nia propagacji sygnalu 2ns, obciazenie okolo 30, gestosc upakowania okolo 60 bramek/mm2 dla standardowych regul projektowania i litografii.Zastrzezenie patentowe Scalona bipolarna nienasycajaca sie bramka logiczna typu NAND, zbudowana na tranzysto¬ rach wieloemiterowych n-p-n, znamienna tym, ze posiada na wejsciu wieloemiterowy tranzystor (Ti), w którym baza zwarta jest z kolektorem, pierwszy emiter (Eu) polaczony jest z baza tranzy¬ stora dwuemiterowego (T2), natomiast pozostale emitery (Eu, Eu./.Ein) stanowia wejscia bramki, z kolei kolektor tranzystora wieloemiterowego (T2) polaczony jest z kolektorem tranzystora wieloe¬ miterowego (Ti) i przez rezystor zasilajacy (Ri) z dodatnim biegunem zródla zasilania (+Vcc). natomiast pierwszy emiter (E2,i) polaczony jest z baza tranzystora wyjsciowego (Tj) i przez rezystor bocznikujacy (R2) z ujemnym biegunem zródla zasilania, z którym jest równiez polaczony emiter (E3) tranzystora wyjsciowego (T3), zas drugi emiter (Eu) tranzystora dwuemiterowego (T2) jest zwarty z kolektorem tranzystora wyjsciowego (T3) i stanowi wyjscie bramki.130228 IJR.¦V, CC N 9- B o- A o- K^lL K ¦i,n T, Kli K^ s? A-B-N o T, ^~ U -o Pracownia Poligraficzna UP PRL. Naklad 100 egz.Cena 100 zl PL