Przedmiotem wynalazku jest tester do kontroli parametrów dynamicznych matryc pamieci ferrytowych zwlaszcza matryc planarnych, przeznaczony w szczególnosci do sprawdzania parametrów dynamicznych matryc pamieci ferrytowych w warunkach produkcji seryjnej.Stan techniki. Znanym jest z publikacji firmowej firmy EH Research Laboratonies Inc pt. „Seminar computer memory...*4 maj/czerwiec 1972system pomiaru pamieci ferrytowych oraz tester 8400 oparty na tym systemie. Znany tester 8400 zawierajacy uklad sterujacy i generator testów polaczone z ukladami elektry¬ cznymi pamieci sterujacymi badana matryca ma wyjscie wzmacniacza sygnalu odczytu polaczone poprzez uklad strobowania z przetwornikiem analogowo-cyfrowym, którego wyjscie jest polaczone z wielobitowym komparatorem cyfrowym. W znanym ukladzie nastepuje strobowanie, kórego wynik po przetworzeniu na sygnal cyfrowy podlega komparacji z granicznymi wartosciami dopuszczalnymi danego parametru.Oparcie ukladu na zasadzie przetwarzania analogowo-cyfrowego i cyfrowej komparacji wydluza zna¬ cznie czas pomiaru, co stanowi istotny mankament w przyrzadzie sprawdzajacym dla seryjnej produkcji pamieci. Znanym jest równiez tester N-201 firmy „Computer Test Corporation" rozwiazany analogicznie do opisanego wyzej tester 8400.Istota wynalazku. Tester do kontroli parametrów dynamicznych matryc pamieci ferrytowych zawiera¬ jacy sterujacy uklad i uklad programowanego generatora testów wzajemnie polaczone miedzy soba i niezaleznie od tych polaczen polaczone odrebnymi wyjsciami z wejsciami zespolu ukladów elektrycznych pamieci, który z kolei swoimi wyjsciami jest polaczony z badana matryca pamieci polaczona ze wzmacnia¬ czem sygnalu odczytu i ma wyjscie tego wzmacniacza polaczone z jednym wejsciem komparatora amplitudy, podczas gdy drugie jego wejscie jest polaczone z wyjsciem programowanego generatora progu dyskryminacji a wyjscie komparatora amplitudy jest polaczone z jednym wejsciem komparatora fazy. Drugie wejscie komparatora fazy jest polaczone z wejsciem programowanego generatora strobu.Wyjscie komparatora fazy jest polaczone z jednym wejsciem jednobitowego, cyfrowego komparatora, który jest ponadto polaczony z ukladem programowanego genaratora testów i ze sterujacym ukladem.Wejscia programowanego generatora dyskryminacji i sterujace wejscia programowanego generatora strobu sa polaczone z wyjsciami ukladu programowanego generatora testów. Wejscie startowe programowanego generatora strobu jest polaczone z wyjsciem zespolu ukladów elektrycznych pamieci. Tester wedlug wyna¬ lazku przy zachowaniu prostoty ukladu i programu umozliwia szybki i dokladny pomiar matryc w warun¬ kach produkcji seryjnej. Przykladowo, dla matrycy o pojemnosci 147 456 rdzeni tester dokonuje okolo 6-1082 119 720 efektywnych pomiarów w czasie rzedu 12 minut. W przeciwienstwie do znanych testerów z przetwarzaniem analogowo-cyfrowym i cyfrowej komparacji tester wedlug wynalazku umozliwia wielokrotnie szybszy pomiar i sprawdzenie parametrów matryc pamieci.Objasnienie rysunku. Wynalazek jest blizej objasniony na przykladzie wykonania przedstawionym na zalaczonym rysunku, na którym fig. 1 pokazuje schemat blokowy zas fig. 2 przebiegi czasowe sygnalów elektrycznych.Przyklad realizacji wynalazku. Tester wedlug wynalazku ma sterujacy uklad 1 wzajemnie polaczony z ukladem 2 programowanego generatora testów. Obydwa uklady 1 i 2 sa polaczone z wejsciami zespolu 3 ukladów elektrycznych pamieci, którego wyjscia sa polaczone z badana matryca 4 pamieci. Wyjscie matrycy 4 pamieci jest polaczone z wejsciem wzmacniacza 5 odczytu. Wyjscie wzmacniacza 5 odczytu jest polaczone z jednym wejsciem komparatora 6 amplitudy, którego drugie wejscie jest polaczone z wyjsciem programowa¬ nego generatora 7 progu dyskryminacji. Wyjscie komparatora 6 amplitudy jest polaczone z jednym wejsciem komparatora 8 fazy. Drugie wejscie komparatora 8 fazy jest polaczone z wyjsciem programowanego generatora 9 strobu. Wyjscie komparatora 8 fazy jest polaczone z jednym wejsciem jednobitowego cyfrowego komparatora 10, który jest polaczony równiez z ukladem 2 programowanego generatora testów oraz ze sterujacym ukladem 1. Wejscia programowanego generatora 7 progu dyskryminacji sa polaczone z odpo¬ wiednim zespolem wyjsc ukladu 2 programowanego generatora testów. Sterujace wejscia programowanego generatora 9 strobu sa polaczone z odpowiednim zespolem wyjsc ukladu 2 programowanego generatora testów.Dzialanie testera wedlug wynalazku przebiega nastepujaco. Zespól 3 ukladów elektrycznych matrycy oraz badana matryca 4 pamieci tworza blok pamieci o pojemnosci okreslonej charakterystykami danej matrycy 4. Tester wedlug wynalazku pracuje w uladzie „ZAPIS TESTU" a nastepnie „ODCZYTTESTU" w badanym obszarze matrycy 4. Informacja zapisywana w matrycy 4jest podawana z ukladu 2 programowa¬ nego generatora testów. Sygnal odczytu podawany jest z matrycy 4 na wejscie wzmacniacza 5 odczytu.Wzmocniony sygnal Uo podlega w komparatorze 6 amplitudy procesowi amplitudowej komparacji z sygnalem Uo progu dyskryminacji podawanym z programowanego generatora 7 progu dyskryminacji.Wartosc sygnalu progu dyskryminacji okreslona jest przez uklad 2 programowanego generatora testów.Wyjsciowy pradowy sygnal Io komparatora 6 amplitudy jest poddawany w komparatorze 8 fazy procesowi fazowej komparacji z pradowym sygnalem strobu b wytwarzanym przez programowany genera¬ tor 9 strobu w czasie odczytu testu. Komparowane sygnaly Ic i Is cechuja sie stabilizowana amplituda pradów. Polozenie sygnalu strobu Is wzgledem sygnalu „START STROB44 okreslane jest przez uklad 2 programowanego generatora testów.Cyfrowy wynik komparacji fazowej sygnalów Ic i Is w postaci jednobitowej jest podawany na jednobi- towy, cyfrowy komparator 10 gdzie ulega komparacji z jednobitowa informacja wzorcowa podawana z ukladu 2 programowanego generatora testów. Wynik porównania jest podawany na sterujacy uklad 1.Programowane wartosci progu dyskryminacji amplitudy i polozenia strobu sa ustalane w czasie zapisu testu w badanej matrycy 4. Wynik testowania w postaci „DOBRY — ZLY" jest ze sterujacego ukladu 1 przekazy¬ wany do dowolnego ukladu wydruku lub ukladu sygnalizacji.Zastrzezenie patentowe Tester do kontroli parametrów dynamicznych matryc pamieci ferrytowych zawierajacy sterujacy uklad i uklad generatora testów wzajemnie polaczone miedzy soba i niezaleznie od tych polaczen polaczone odrebnymi wyjsciami z dwoma wejsciami zespolu ukladów elektrycznych pamieci, który z kolei swoimi wyjsciami jest polaczony zbadana matryca pamieci polaczona ze wzmacniaczem sygnalu odczytu, znamienny tym, ze wyjscie wzmacniacza (5) odczytu jest polaczone z jednym wejsciem komparatora (6) amplitudy, zas jego drugie wejscie jest polaczone z wyjsciem programowanego generatora (7) progu dyskryminacji a wyjscie komparatora (6) amplitudy jest polaczone z jednym wejsciem komparatora (8) fazy, którego drugie wejscie jest polaczone z wyjsciem programowanego generatora (9) strobu, przy czym wyjscie komparatora (8) fazy jest polaczone z jednym wejsciem jednobitowego, cyfrowego komparatora (10), który jest ponadto polaczony z ukladem (2) programowanego generatora testów i ze sterujacym ukladem (1), podczas gdy wejscia programowanego generatora (7) progu dyskryminacji i sterujace wejscia programowanego generatora (9) strobu sa polaczone z wyjsciami ukladu (2) programowanego generatora testów, natomiast wejscie startowe programowanego generatora (9) strobu jest polaczone z wyjsciem zespolu (3) ukladów elektrycznych pamieci.119 720119 720 Rg.2 Pracownia Poligraficzna UPPRL. Naklad 120 egz.Cena 100 zl PL PL