Przedmiotem wynalazku jest uklad regulatora cyfrowego, stosowany w ukladach automatycznej regula¬ cji wielkosci elektrycznych oraz wielkosci nieelektrycznych, przetworzonych na sygnal elektryczny.Znany uklad regulatora cyfrowego sklada sie z przetwornika analogowo-cyfrowego, wyposazonego w zespól czterech kluczy elektronicznych, przy czym wyjscie przetwornika jest polaczone z programowanym arytmometrem cyfrowym. Wyjscie arytmometru jest polaczone z przetwornikiem cyfrowo-analogowym. Na wejscia zespolu kluczy jest doprowadzany sygnal zadany oraz wejsciowy i wyjsciowy sygnal obiektu regulo¬ wanego. Zespól kluczy elektronicznych i przetwornik analogowo-cyfrowy sa sterowane przez programo¬ wany arytmometr cyfrowy. Przetwornik analogowo-cyfrowy przetwarza kolejne sygnaly wejsciowe na sygnaly cyfrowe, dostarczane nastepnie do arytmometru, który dokonuje obliczen wedlug ustalonego algorytmu. Wynik obliczen dokonanych w arytmometrze jest poprawka, która przetworzona na sygnal analogowy i dodana do sygnalu wejsciowego obiektu regulowanego powoduje zrównanie sygnalu wyjscio¬ wego obiektu z sygnalem zadanym.Zasadniczaniedogodnoscia znanego regulatora cyfrowegojestjego skomplikowanakonstrukcja, powo¬ dowana obecnoscia programowanego arytmometru cyfrowego.Uklad regulatora cyfrowego wedlug wynalazku jest zbudowany w oparciu o calkujacy przetwornik analogowo-cyfrowy, wyposazony w cztery klucze elektroniczne. Regulator zawiera ponadto wyjsciowy przetwornik cyfrowo-analogowy i czlon sterujacy. Istota wynalazku polega na tym, ze czlon sterujacy regulatora jest wykonany w postaci dwóch ukladów dekodujacych i ukladu rejestru, wymuszajacego cztery fazy calkowania w analogowo-cyfrowym przetworniku calkujacym, przy czym uklady te wspólpracuja z czlonem wykrywania znaku poprawki, a ponadto regulatorjest wyposazony w sumator, zliczajacy impulsy w czwartej fazie calkowania, które sa pamietane przez pamiec sumatora i przetwarzane na sygnal analogowy.Wejscie jednego ukladu dekodujacegojest polaczone z wyjsciem licznika przetwornika calkujacego, a wejscie drugiego ukladu dekodujacego jest polaczone z wyjsciem komparatora przetwornika calkujacego. Wyjscia ukladów dekodujacych sa polaczone z ukladem rejestru, którego wyjscia sa polaczone ze sterujacymi wejsciami zespolu kluczy elektronicznych, z zerujacymi wejsciami przetwornika calkujacego, z jednym z wejsc sterujacych sumatora oraz z przepisujacym wejsciem pamieci. Drugie wejscie sterujace sumatora jest polaczone z zegarowym wyjsciem przetwornika calkujacego. Korzystne jest wykonanie ukladów dekoduja¬ cych w postaci czlonów rózniczkujacych, wspólpracujacych z dekoderem wyposazonym w element pamietajacy.Uklad regulatora cyfrowego wedlug wynalazku, w porównaniu ze znanym ukladem, ma bardzo prosta konstrukcje i charakteryzuje sie wieksza szybkoscia dzialania. W ukladzie tym ilosc impulsów zliczanych wi 2 118596 czwartej fazie calkowania jest odpowiednikiem poprawki, która nalezy doprowadzic na wejscie obiektu regulowanego, w zwiazku z czym wyeliminowane sa arytmetyczne obliczenia, dokonywane przezprogramo¬ wany arytmometr cyfrowy, stosowany w znanym regulatorze.Wynalazek w przykladzie wykonania jest odtworzony na rysunku, który przedstawia schemat blokowy ukladu regulatora cyfrowego.Przykladowy uklad regulatora wedlug wynalazku sklada sie z analogowo-cyfrowego, calkujacego przetwornika 1, którego wejscie jest polaczone z zespolem 2 kluczy elektronicznych, sterowanych przez sterujacy czlon 3. Zegarowe wyjscie przetwornika 1 jest polaczone z jednym sterujacym wejsciem liczniko¬ wego sumatora 4, którego wyjscie jest polaczone z wejsciem buforowej pamieci 5. Wyjscie pamieci 5 jest Apc^zppez.w«tj3ciem wyjsciowego, cyfrowo-analogowego przetwornika 6. Sterujacy czlon 3 jest ponadto polaczony z drugim sterujacym wejsciem licznikowego sumatora 4 i z przepisujacym wejsciem buforowej pamieci 5orazz zerujacymi wejsciami analogowo-cyfrowego przetwornika 1. Analogowo-cyfrowy przetwor¬ nik l^est zbudowany z integratora 7, którego wyjscie jest polaczone z komparatorem 8, oraz z licznika 9, którego wejscie jest polaczone z wyjsciem generatora impulsów 10. Sterujacy czlon 3 jest zbudowany z rózniczkujacego czlonu 11, którego wyjscie jest polaczone z wejsciem dekodera 12 i z wejsciem przerzutnika 13, wspólpracujacego z dekoderem 12. Wejscie rózniczkujacego czlonu 11 jest polaczone z wyjsciem licznika 9 przetwornika 1. Rózniczkujacy czlon 11, dekoder 12 i przerzutnik 13 stanowia uklad dekodujacy sygnaly przepelnienia licznika 9 przetwornika 1. Sterujacy czlon 3 zawiera równiez uklad dekodujacy sygnaly przejscia przez zero wyjsciowego sygnalu integratora 7 przetwornika 1. Uklad ten jest zbudowany z dwóch rózniczkujacych czlonów 14 o wspólnym wyjsciu, polaczonym z wejsciem dekodera 15 i wejsciem przerzut¬ nika 16, wspólpracujacego z tym dekoderem 15. Wyjscie dekoderów 12 i 15 sa polaczone z wejsciami ukladu 17 czterobitowego rejestru z dekoderem, a wyjscie drugiego dekodera 15jest ponadto polaczone z ukladem 18 wykrywania znaku poprawki, który jest polaczony z ukladem 17 czterobitowego rejestru z dekoderem.Wyjscie WY regulatora stanowi wyjscie cyfrowo-analogowego przetwornika 6.Dzialanie regulatora cyfrowegojest nastepujace. Na wejscia zespolu 2 kluczy elektronicznych doprowa¬ dza sie wyjsciowy sygnal Uwy obiektu regulowanego, wejsciowy sygnal Uwe obiektu regulowanego i zadany sygnal Uo o polaryzacji dodatniej i ujemnej. Sygnal z wyjscia WY regulatora jest doprowadzany na wejscie obiektu regulowanego. Zasada dzialania regulatora jest oparta na czterokrotnym calkowaniu sygnalów doprowadzanych na wejscia zespolu 2 kluczy elektronicznych, przy czym kolejnosc calkowania jest wymu¬ szana przez sterujacy czlon 3 w zaleznosci od wzajemnych relacji miedzy modulami i polaryzacje tych sygnalów. Pierwsza faza calkowania trwa do momentu przepelnienia licznika 9przetwornika 1, druga faza — do momentu przejscia przez zero sygnalu scalkowanego, trzecia faza, — do momentu powtórnego przepel¬ nienia licznika 9, a czwarta faza—do momentu powtórnego przejscia przez zero sygnalu scalkowanego.Ponizsza tabela przedstawia jakie sygnaly sa calkowane w poszczególnych fazach, w przypadku gdy modul wyjsciowego sygnalu Uwy obiektu regulowanego jest mniejszy lub wiekszy od modulu zadanego sygnalu U» Dosc impulsów, dostarczana z generatora 10 do licznika 9 i licznikowego sumatora 4, w czwartej fazie calkowania jest odpowiednikiem poprawki, która po dodaniu do wejsciowego sygnalu Uwe obiektu regulo¬ wanego, powoduje zrównanie sie wyjsciowego sygnalu Uwy obiektu regulowanego z zadanym sygnalem uo.Dla przypadku, gdy modul wyjsciowego sygnalu Uwy obiektu regulowanego jest mniejszy od modulu zadanego sygnalu u* a polaryzacja wyjsciowego sygnalu Uwy jest dodatnia, regulator dziala w nastepujacy sposób. Pierwszy klucz zespolu 2 jest zwarty, integrator 7 calkuje wyjsciowy sygnal +uwy do momentu przepelnienia licznika 9, po czym impuls z licznika 9jest podawany poprzez rózniczkujacy czlon 11 i dekoder 12 do ukladu 17 rejestru, który powoduje otwarcie pierwszego klucza zespolu 2 i zamkniecie czwartego klucza. Integrator 7 calkuje ujemny zadany sygnal U* do momentu przejscia wyjsciowego sygnalu integra¬ tora 7 przez zero. Komparator 8 podaje wówczas impuls na rózniczkujace czlony 14 a nastepnie poprzez dekokder 15 i czlon 18 wykrywania znaku poprawki do ukladu 17 rejestru. Wskutek tego nastepuje otwarcie czwartego klucza zespolu 2 i zamkniecie drugiego klucza. Integrator 7 rozpoczyna trzecia faze calkowania.Calkowany jest wówczas wejsciowy sygnal Uwe obiektu regulowanego o polaryzacji ujemnej. Calkowanie odbywa sie do momentu drugiego przepelnienia licznika 9. Licznik 9podaje impuls do rózniczkujacego czlon 11, a nastepnie poprzez dekoder 12 do ukladu 17 rejestru, który otwiera drugi klucz, uruchamia licznikowy sumator 4, do którego sa podawane impulsy z generatora 10 i zamyka pierwszy klucz zespolu 2. Integrator 7 powtórnie calkuje wyjsciowy sygnal +Uwy obiektu regulowanego, do momentu przejscia przezzero wyjscio¬ wego sygnalu integratora 7. W momencie przejscia przez zero, komparator 8podaje impuls na rózniczkujace czlony 14, a nastepnie poprzez dekoder 15 do ukladu 17 rejestru. Nastepuje wylaczenie licznikowego sumatora 4 i przepisanie stanu sumatora 4dopamieci 5. Wyjsciowy sygnalpamieci 5, przetworzony na sygnal analogowy jest doprowadzany do wejscia obiektu regulowanego, wskutek czego nastepuje zrównanie wyjsciowego sygnalu tego obiektu z sygnalem zadanym.1185% 3 |UwY| «|u„| HUol Faza calkowania I + UWY U WY +Uo —u.II —Uo +Uo U WY +UWY III +UWE UwE +UWE -UwE + UWE —UwE +UwE -UWE IV | —UwY | + UWY UwY +UWY | —Uo +U0 -Uo 1 +Uo 1 Zastrzezenia patentowe 1. Uklad regulatora cyfrowego, zbudowany w postaci analogowo-cyfrowego przetwornika calkujacego, wyposazonego w zespól czterech kluczy elektronicznych i sterowanego przez czlon sterujacy, oraz zawiera¬ jacy wyjsciowy przetwornik cyfrowo-analogowy, znamienny tym, ze sterujacy czlon (3) sklada sie z dwóch ukladów dekodujacych, których wyjscia sa polaczone z ukladem (17) rejestru, wymuszajacego cztery fazy calkowania w calkujacym przetworniku (1),przy czym wejsciejednego ukladu dekodujacego jest polaczone z wyjsciem licznika (9) przetwornika (1), a wyjscie drugiego ukladu dekodujacego jest polaczone z wyjsciem komparatora (8) przetwornika (1), zas uklady dekodujace i uklad rejestru wspólpracuja z czlonem (II) wykrywania znaku poprawki, natomiast sterujace wyjscia ukladu rejestru (17) sa polaczone z zerujacymi wejsciami przetwornika (1), ze sterujacymi wejsciami zespolu (2) kluczy elektronicznych, z jednym z wejsc sterujacych sumatora (4) oraz z przepisujacym wejsciem pamieci (5), dolaczonej do wyjscia sumatora (4), przy czym drugie wejscie sterujace sumatora (4)jest polaczone z zegarowym wyjsciem calkujacego przetwor¬ nika (1), a wyjscie pamieci (5) jest polaczone z wyjsciowym przetwornikiem cyfrowo-analgowym (<). 2. Uklad wedlug zastrz. 1, znamienny tym, ze uklad dekodujacy, polaczony z wyjsciem licznika (9) calkujacego przetwornika (1), jest wykonany w postaci rózniczkujacego czlonu (11) polaczonego z dekode¬ rem (12), wyposazonym w pamietajacy element (13). 3. Uklad wedlug zastrz. 1, znamienny tym, ze uklad dekodujacy, polaczony z wyjsciem komparatora (S) calkujacego przetwornika (1), jest zbudowany z co najmniej jednego rózniczkujacego czlonu (14), polaczo¬ nego z dekoderem (15), wyposazonym w pamietajacy element (li).118596 wy Pracownia Poligraficzna UPPRL. Naklad 120 egz.Cena 100 zl PL