PL112671B2 - Sequential selector of a binary signal - Google Patents
Sequential selector of a binary signal Download PDFInfo
- Publication number
- PL112671B2 PL112671B2 PL21019078A PL21019078A PL112671B2 PL 112671 B2 PL112671 B2 PL 112671B2 PL 21019078 A PL21019078 A PL 21019078A PL 21019078 A PL21019078 A PL 21019078A PL 112671 B2 PL112671 B2 PL 112671B2
- Authority
- PL
- Poland
- Prior art keywords
- input
- signal
- gate
- logical
- flops
- Prior art date
Links
- 230000000903 blocking effect Effects 0.000 description 8
- 230000003068 static effect Effects 0.000 description 3
- 230000008034 disappearance Effects 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
Description
Przedmiotem wynalazku jest sekwencyjny wybierak sygnalu binarnego zawierajacy elementy logiczne typu NOR oraz przerzutnikj statyczne RS.
Znanymi zblizonymi rozwiazaniami do ukladu przed¬ stawionego w wynalazku sa rejestry równolegle i szere¬ gowe. Rejestry nie zapewniaja ustawienia wszystkich przerzutników w jednakowy stan poczatkowy od kolej¬ nego wejscia na którym jest informacja jedynkowa" w momencie impulsu ustawiajacego przerzutniki (niezale¬ znie od sygnalów na pozostalych wejsciach). Zmiana stanu na wybranym wejsciu powoduje zmiane stanu wyjsc przerzutników do momentu wybrania kolejnej jedynki*4 na i-tym wejsciu.
Po zaniku ostatniej w kolejnosci jedynki"* nastepuje wygenerowanie impulsu ustawiajacego przerzutniki i wybranie pierwszej kolejnej jedynki** sygnalu wejscio¬ wego.
Celem wynalazku jest opracowanie sekwencyjnego 'wybieraka sygnalu binarnego, który umozliwia wybiera¬ nie wejscia z jedynka" logiczna w momencie impulsu ustawiajacego. Wybieranie nastepnego wejscia z jedyn¬ ka"4 logiczna jest mozliwe w miare zaniku sygnalu poprzednio wybranego. Wybrany sygnal wejsciowy powoduje ustawienie przerzutników w jednakowy stan poczawszy od wybranego wejscia.
Sekwencyjny wybierak sygnalu binarnego wedlug wynalazku sklada sie z Njednakowych blokówkontroli z których kazdy posiada przerzutnik statyczny i bramke ustawiajaca. Wejscie przerzutnika kazdego z bloków kontroli polaczone jest z wyjsciem N- tego przerzutnika poprzez bramke blokujaca, przy czym wyjscia pozosta¬ lych przerzutników polaczone sa z wejsciami odpowied¬ nich bramek ustawiajacych bloku kontroli. I-te wejscie wybieraka polaczone jest z wejsciem i-tej bramki usta¬ wiajacej. Uklad moze byc uzupelniony dodatkowa bramka sumujaca sygnaly wejsciowe. Wyjscie tej bramki jest dostepne i polaczone z drugim wejsciem bramki blo¬ kujacej. Ponadto ta ostatnia posiada dodatkowe wejscie blokujace. Istnienie bramki sumujacej sygnaly wejsciowe umozliwia blokowanie sygnalu ustawiajacego przerzut¬ niki.
Przedmiot wynalazku zostal przedstawiony w przykla¬ dzie wykonania na rysunku, który przedstawia N- wejs¬ ciowy sekwencyjny wybierak sygnalu binarnego. Przed¬ stawiony na rysunku uklad dziala wedlug nastepujacej zasady. Zalózmy, ze na wejsciu WE1jest sygnal logiczny „0**, a na WE2 jest sygnal logiczny „l44 oraz na pozosta¬ lych wejsciach dowolna sekwencja. Wówczas na wyjsciu bramki Bbl przy WEkl równym logicznemu „0" pojawi sie sygnal logiczny „1" trwajacy do momentu ustawienia wszystkich przerzutników w stan logiczny „I44 poczawszy od P2 do PN. Ten stan trwac bedzie dopóki na WE2 istnieje sygnal logiczny „l4*.
W przypadku zaniku sygnalu na WE2 stan P2 zmieni sie na logiczne „044 a przerzutniki od wybranego PIdo PN utrzymywac beda stan logiczny „ P, gdysygnalna wybra¬ nym wejsciu WEi wynosic bedzie logiczna „1*\ W przy¬ padku zaniku sygnalu na wybranym wejsciu WEI uklad3 112 671 ¦4'' wybierac bedzie kolejny sygnal wejsciowy z logiczna. „1" az do przesledzenia wszystkich sygnalów wejsciowych.
Jezeli wszystkie sygnaly od WE1 do WEN sa w stanie logicznego „0" nastepuje blokowanie sygnalu ustawiaja¬ cego przerzutniki poprzez bramkne Bs.
Pojawienie sie sygnalu logicznej „Tna którymkolwiek z wejsc powoduje ustawienie przerzutników w stan jedynki logicznej poczawszy od tego wejscia i przesledze¬ nia kolejno wszystkich wejsc w miare zaniku sygnalu poprzedniego. Cykl powtarza sie automatycznie jezeli brak jest sygnalu blokujacego na wejsciu WEbl.
Z a > t r ze zenia patentowe 1. Sekwencyjny wybierak sygnalu binarnego, zna¬ mienny tym, ze sklada sie z (N) jednakowych bloków kontroli z których kazdy posiada przerzutnik statyczny (Pi; P2 ,.r. PN) i biamke ustawiajaca (BI, B2 BN), a wejscie przerzutnika kazdego z bloków kontroli (1, 2 N) polaczone jest z wyjsciem (WYN) przerzutnika (PN) poprzez bramke blokujaca (Bbl) przy czym wyjscie (WY1 WYN-1) przerzutnika (PI PN-1) pola¬ czone jest z wejsciem bramki ustawiajacej nastepnego bloku kontroli. 2. Sekwencyjny wybierak wedlug zastrz. 1. znamienny tym, ze posiada bramke (BS) sumujaca sygnaly wejs¬ ciowe (WE1 WEN), której wyjsciejest dostepne oraz' polaczone z drugim wejsciem bramki blokujacej (Bbl), która posiada dodatkowe wejscie blokujace (WEbl), przy czym sygnaly wejsciowe podawane sa na wejscia odpo¬ wiednich bramek ustawiajacych. 3. Sekwencyjny wybierak wedlug zastrz. I albo 2, znamienny tym, ze bramka ustawiajaca (BI, B2, BN) posiada dodatkowe wejscia ustawiajace dostepne przy czym jedno z nich polaczone jest z wyjsciem bramki blokujacej (Bbl). oW£< qHB2 <9NEN Prac. Poligraf. UP PRL. Naklad 120 egz.
Cena 45 zl
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL21019078A PL112671B2 (en) | 1978-10-10 | 1978-10-10 | Sequential selector of a binary signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL21019078A PL112671B2 (en) | 1978-10-10 | 1978-10-10 | Sequential selector of a binary signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| PL210190A1 PL210190A1 (pl) | 1979-08-27 |
| PL112671B2 true PL112671B2 (en) | 1980-10-31 |
Family
ID=19991950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PL21019078A PL112671B2 (en) | 1978-10-10 | 1978-10-10 | Sequential selector of a binary signal |
Country Status (1)
| Country | Link |
|---|---|
| PL (1) | PL112671B2 (pl) |
-
1978
- 1978-10-10 PL PL21019078A patent/PL112671B2/pl unknown
Also Published As
| Publication number | Publication date |
|---|---|
| PL210190A1 (pl) | 1979-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0149213B1 (en) | Vector processor | |
| WO1994008399A1 (en) | Arrangement for parallel programming of in-system programmable ic logic devices | |
| PL113546B1 (en) | Data processing system particularly applicable to a register for stream data processing systems | |
| EP0730223A1 (en) | Pipeline data processing apparatus and method for executing a plurality of data processes having a data-dependent relationship | |
| GB1245072A (en) | Improvements in or relating to checking and fault indicating arrangements | |
| DE69032035T2 (de) | FIFO-Speicher | |
| DE19741915A1 (de) | Zwischenspeicheroptimierung in Hardware-Logikemulations-Systemen | |
| US6700825B1 (en) | Implementation of a multi-dimensional, low latency, first-in first-out (FIFO) buffer | |
| PL112671B2 (en) | Sequential selector of a binary signal | |
| US4387294A (en) | Shift register-latch circuit driven by clocks with half cycle phase deviation and usable with a serial alu | |
| EP1388048B1 (en) | Storage system for use in custom loop accellerators | |
| US3456126A (en) | Threshold gate logic and storage circuits | |
| EP0130293B1 (en) | Latching circuit array of logic gates | |
| US3735109A (en) | System for discovering a critical path in a network | |
| US3380033A (en) | Computer apparatus | |
| US10338930B2 (en) | Dual-rail delay insensitive asynchronous logic processor with single-rail scan shift enable | |
| US10951212B2 (en) | Self-timed processors implemented with multi-rail null convention logic and unate gates | |
| US3983383A (en) | Programmable arithmetic and logic bubble arrangement | |
| GB983515A (en) | Improved information transfer apparatus | |
| SU1162019A1 (ru) | МНОГОВХОДОВОЙ Г-ТРИГГЕР с числом входов, равным или большим четырех | |
| PL107924B1 (pl) | Pamiec sekwencyjnych ukladow sterowania storage of sequential control systems | |
| SU1444760A1 (ru) | Устройство дл возведени в квадрат последовательного р да чисел | |
| US2930902A (en) | Primed gate using binary cores | |
| SU1180875A1 (ru) | Устройство дл ввода информации | |
| PL165183B1 (pl) | Programowany układ czasowy |