PL107924B1 - Pamiec sekwencyjnych ukladow sterowania storage of sequential control systems - Google Patents
Pamiec sekwencyjnych ukladow sterowania storage of sequential control systems Download PDFInfo
- Publication number
- PL107924B1 PL107924B1 PL19618277A PL19618277A PL107924B1 PL 107924 B1 PL107924 B1 PL 107924B1 PL 19618277 A PL19618277 A PL 19618277A PL 19618277 A PL19618277 A PL 19618277A PL 107924 B1 PL107924 B1 PL 107924B1
- Authority
- PL
- Poland
- Prior art keywords
- memory
- sequential control
- control systems
- cell
- storage
- Prior art date
Links
- 230000000903 blocking effect Effects 0.000 claims description 3
- 239000002243 precursor Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Description
***" * U*H j ii Twórcy wynalazku: Krzysztof Tabedzki, Andrzej Tysiac Uprawniony z patentu: Przedsiebiorstwo Produkcji i Montazu Urzadzen Elektrycznych Budownictwa „Elektromontaz", Poznan (Polska) Pamiec sekwencyjnych ukladów sterowania Przedmiotem wynalazku jest pamiec sekwencyjnych ukladów sterowania, umozliwiajaca konstruowanie róznych bloków funkcjonalnych, na przyklad rejestrów pierscienio¬ wych, ukladów sterowania komutatorów i innych.Znane uklady logiczne z pamiecia, skladajace sie z wielu bloków pamieciowych koniecznych do zapamietywania aktualnych decyzji, róznia sie struktura dla odczytów sta¬ tycznych i dynamicznych. Tak skonstruowane uklady charakteryzuja sie znacznym hazardem oraz zmniejszona niezawodnoscia dzialania, wynikajacymi z duzej ilosci zastosowanych elementów.Istota wynalazku jest polaczenie pamieci ukladów logicz¬ nych w taki sposób, ze wejscie kazdej komórki pamieci jest sprzegniete z zanegowanym wyjsciem komórki uprzedniej i wyjsciem prostym komórki przed uprzedniej, przy czym kazda k:m5:ka pamieci posiada oddzielne wejscia bloku¬ jace i wyzwalajac;. Takie rozwiazanie pamieci eliminuje gonitwe, zmniejsza ilosc elementów w ukladach i poprawia ich niezawodnosc dzialania, umozliwia unifikacje oraz upraszcza proces projektowania ukladów logicznych z pa¬ miecia.Przedmiot wynalazku jest uwidoczniony w przykladzie wykonania na rysunku przedstawiajacym schemat pogladowy pamieci sekwencyjnych ukladów sterowania, zrealizowanej 10 15 20 w postaci bloku pierscieniowego, który sklada sie z ko¬ mórek pamieci Al do A4 o wejsciach blokujacych b± do b4 i wejsciach powielonych b\ do b'4 oraz o wejsciach wyzwala¬ jacych Wi do W4 i wejsciach powielonych W\ do W'4 oddzie¬ lnych dla kazdej komórki. Wejscie kazdej komórki pamieci A± do A4 jest sprzegniete z zanegowanym wyjsciem komór¬ ki uprzedniej i z wyjsciem prostym komórki przeduprzed- niej. Podanie „O" logicznego powoduje odblokowanie ko¬ mórki pamieci At do A4, natomiast podanie „1" logicznej powoduje przesuniecie zawartosci pamieci o jedna pozycje.Wyboru stanu wyróznionego dokonuje sie przez zmost- kowanie wyjscia funktora NOR z wybranym wyjsciem zane¬ gowanym komórki AL do A4, oraz przez odciecie sygnalu zerowania od tej komórki.Zastrzezenie patentowe Pamiec sekwencyjnych ukladów sterowania zbudowana z elementów logicznych, znamienna tym, ze sklada sie ze sprzegnietych ze soba komórek pamieci (An), przy czym wejscie kazdej komórki (An) jest polaczone z zane¬ gowanym wyjsciem komórki uprzedniej (An-1) i wyjsciem prostym komórki przeduprzedniej (An-2), a wejscia bloku¬ jace (bn) i wejscia wyzwalajace (Wn) sa oddzielne dla kazdej komórki pamieci (Aq). 107 924107 924 6f6i%'w1 b2 b2 W2 \Nt 63 b3 Ws % ^ b¥ iv; w¥ LZG Z-d 3, z. 485/14.O0/3-0, n. 105+20 egz.Cena 45 zl PL
Claims (1)
1. Zastrzezenie patentowe Pamiec sekwencyjnych ukladów sterowania zbudowana z elementów logicznych, znamienna tym, ze sklada sie ze sprzegnietych ze soba komórek pamieci (An), przy czym wejscie kazdej komórki (An) jest polaczone z zane¬ gowanym wyjsciem komórki uprzedniej (An-1) i wyjsciem prostym komórki przeduprzedniej (An-2), a wejscia bloku¬ jace (bn) i wejscia wyzwalajace (Wn) sa oddzielne dla kazdej komórki pamieci (Aq). 107 924107 924 6f6i%'w1 b2 b2 W2 \Nt 63 b3 Ws % ^ b¥ iv; w¥ LZG Z-d 3, z. 485/14.O0/3-0, n. 105+20 egz. Cena 45 zl PL
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL19618277A PL107924B1 (pl) | 1977-02-21 | 1977-02-21 | Pamiec sekwencyjnych ukladow sterowania storage of sequential control systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL19618277A PL107924B1 (pl) | 1977-02-21 | 1977-02-21 | Pamiec sekwencyjnych ukladow sterowania storage of sequential control systems |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| PL196182A1 PL196182A1 (pl) | 1978-08-28 |
| PL107924B1 true PL107924B1 (pl) | 1980-03-31 |
Family
ID=19981072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PL19618277A PL107924B1 (pl) | 1977-02-21 | 1977-02-21 | Pamiec sekwencyjnych ukladow sterowania storage of sequential control systems |
Country Status (1)
| Country | Link |
|---|---|
| PL (1) | PL107924B1 (pl) |
-
1977
- 1977-02-21 PL PL19618277A patent/PL107924B1/pl unknown
Also Published As
| Publication number | Publication date |
|---|---|
| PL196182A1 (pl) | 1978-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5818255A (en) | Method and circuit for using a function generator of a programmable logic device to implement carry logic functions | |
| KR910014953A (ko) | 용장성 직렬 메모리 | |
| Mouftah et al. | Design of ternary COS/MOS memory and sequential circuits | |
| EP0051920B1 (en) | Memory arrangement with means for interfacing a central processing unit | |
| US4887084A (en) | Priority encoder | |
| Fahlman | Design Sketch for a Million-Element NETL Machine. | |
| PL107924B1 (pl) | Pamiec sekwencyjnych ukladow sterowania storage of sequential control systems | |
| US5051610A (en) | SR latch circuit | |
| US4325129A (en) | Non-linear logic module for increasing complexity of bit sequences | |
| US4387294A (en) | Shift register-latch circuit driven by clocks with half cycle phase deviation and usable with a serial alu | |
| KR890012449A (ko) | 프로그램가능 논리소자 | |
| EP0178419A3 (en) | Dynamically selectable polarity latch | |
| US3380033A (en) | Computer apparatus | |
| US5778037A (en) | Method for the resetting of a shift register and associated register | |
| JPS55153188A (en) | Memory unit | |
| CA1109128A (en) | Ternary logic circuits with cmos integrated circuits | |
| Wu et al. | Ternary flip-flops with triple-rail outputs and their application in ternary sequential circuits. | |
| SU788378A1 (ru) | Устройство контрол кода "1 из | |
| US3484701A (en) | Asynchronous sequential switching circuit using a single feedback delay element | |
| US6707315B2 (en) | Registered logic macrocell with product term allocation and adjacent product term stealing | |
| US3353165A (en) | Magnetic core driver and system | |
| SU926619A1 (ru) | Устройство дл программного управлени технологическим оборудованием | |
| JPS5671106A (en) | Sequence control device | |
| JP3103746B2 (ja) | 半導体遅延装置 | |
| SU1661985A1 (ru) | Матричный коммутатор |