PL110407B1 - Electronic address-selecting system - Google Patents
Electronic address-selecting system Download PDFInfo
- Publication number
- PL110407B1 PL110407B1 PL19935277A PL19935277A PL110407B1 PL 110407 B1 PL110407 B1 PL 110407B1 PL 19935277 A PL19935277 A PL 19935277A PL 19935277 A PL19935277 A PL 19935277A PL 110407 B1 PL110407 B1 PL 110407B1
- Authority
- PL
- Poland
- Prior art keywords
- output
- input
- inputs
- gates
- counter
- Prior art date
Links
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
Przedmiotem wynalazku jest elektroniczny u- klad sluzacy do wybierania adresu, stosowany zwlaszcza w testerach elektronicznych pamieci.W znanych dotychczas ukladach elektronicz¬ nych wykonujacych podobne zadania stosuje sie uklady negacji adresu w których stan licznika pojawia sie na wyjsciu elementów sumy modulo 2 tylko w chwili gdy przerzutnik monostabilny jest aktywny. Gdy przerzutnik monostabilny nie jest pobudzany, to na wszystkich wyjsciach ele¬ mentów sumy modulo 2 pojawiaja sie stany ne¬ gacji licznika. Ponadto stosowane sa uklady stro- bujace, w których stan licznika pojawia sie tyl¬ ko w okreslonym czasie, a w innym czasie na wyjsciu ukladu pojawia sie w zaleznosci od ro¬ dzaju ukladu adres zerowy lub ostatni. Innym znanym ukladem jest uklad bezposredni, w któ¬ rym poszczególne adresy zmieniaja sie w takt zmian generatora.W ukladzie elektronicznym wedlug wynalazku wyjscie przerzutnika monostabilnego polaczone jest z jednym w wejsc dwuwejsciowych bramek pierwszego poziomu, których drugie wejscia po¬ laczone sa z wyjsciami licznika. Zanegowane wyj¬ scie przerzutnika monostabilnego polaczone jest z wejsciem bramki, której wyjscie polaczone jest z jednym z wejsc dwuwejsciowych bramek dru¬ giego poziomu, których drugie wejscia polaczone sa z wyjsciami bramek pierwszego poziomu, przy 10 15 25 czym wejscie inwertera polaczone jest z dowol¬ nym wyjsciem licznika, a wyjscie inwertera pola¬ czone jest z wejsciem bramki, której wyjscie po¬ laczone jest z jednym z wejsc dwuwejsciowych bramek drugiego poziomu.Zaleta ukladu elektronicznego wedlug wynalaz¬ ku jest bardzo krótki czas adresowy majacy za¬ stosowanie w testerach wieloadresowych, przy za¬ stosowaniu tanich i wolno dzialajacych liczników.Przedmiot wynalazku jest uwidoczniony w przykladzie wykonania na rysunku, który przed¬ stawia schemat ideowo-blokowy ukladu elektro¬ nicznego. ' Dzialanie ukladu jest nastepujace: Stan licznika pojawia sie na wyjsciu bramek B" tylko w chwili gdy przerzutnik monostabilny MF1 jest aktywny, natomiast gdy przerzutnik mono¬ stabilny nie jest pobudzany, to na wszystkich wyj¬ sciach bramek B" pojawiaja sie w zaleznosci od stanu wejscia inwertera 5 zera lub jedynki logiczne, wedlug funkcji A = xQ + xQ, przy czym A stanowi dowolne wyjscie adresowe, x stanowi wyjscie przerzutnika monostabilnego MF1, natomiast Q stanowi dowolne wyjscie licz¬ nika.Zastrzezenie patentowe Elektroniczny uklad wybierania adresu zawie¬ rajacy generator zbudowany z trzech nastawnych 110 407110 407 przerzutników monostabilnych, licznik, bramki i inwertery logiczne, znamienny tym, ze wyjscia (x) przerzutnika monostabilnego (MF1) polaczone jest z jednym z wejsc dwuwejsciowych bramek (B'), których drugie wejscia polaczone sa z wyj¬ sciami licznika (L), a wyjscie (x) przerzutnika monostabilnego (MF1) polaczone jest z wejsciem bramki (3), której wyjscie polaczone jest z jed¬ nym z wejsc dwuwejsciowych bramek (B"), któ¬ rych drugie wejscia polaczone sa z wyjsciami bramek (B') przy czym wejscie inwertera (5) po¬ laczone jest z dowolnym wyjsciem licznika (L) a wyjscie inwertera (5) polaczone jest z wejsciem bramki (3).START/ DN-3, zam. 95/81 Cena 45 zl PL
Claims (1)
1. Zastrzezenie patentowe Elektroniczny uklad wybierania adresu zawie¬ rajacy generator zbudowany z trzech nastawnych 110 407110 407 przerzutników monostabilnych, licznik, bramki i inwertery logiczne, znamienny tym, ze wyjscia (x) przerzutnika monostabilnego (MF1) polaczone jest z jednym z wejsc dwuwejsciowych bramek (B'), których drugie wejscia polaczone sa z wyj¬ sciami licznika (L), a wyjscie (x) przerzutnika monostabilnego (MF1) polaczone jest z wejsciem bramki (3), której wyjscie polaczone jest z jed¬ nym z wejsc dwuwejsciowych bramek (B"), któ¬ rych drugie wejscia polaczone sa z wyjsciami bramek (B') przy czym wejscie inwertera (5) po¬ laczone jest z dowolnym wyjsciem licznika (L) a wyjscie inwertera (5) polaczone jest z wejsciem bramki (3). START/ DN-3, zam. 95/81 Cena 45 zl PL
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL19935277A PL110407B1 (en) | 1977-07-02 | 1977-07-02 | Electronic address-selecting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL19935277A PL110407B1 (en) | 1977-07-02 | 1977-07-02 | Electronic address-selecting system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| PL199352A1 PL199352A1 (pl) | 1979-02-26 |
| PL110407B1 true PL110407B1 (en) | 1980-07-31 |
Family
ID=19983476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PL19935277A PL110407B1 (en) | 1977-07-02 | 1977-07-02 | Electronic address-selecting system |
Country Status (1)
| Country | Link |
|---|---|
| PL (1) | PL110407B1 (pl) |
-
1977
- 1977-07-02 PL PL19935277A patent/PL110407B1/pl unknown
Also Published As
| Publication number | Publication date |
|---|---|
| PL199352A1 (pl) | 1979-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960024806A (ko) | 다중클럭 선택권을 가지는 마이크로프로세서에서의 자기구성 속도경로 | |
| ATE84165T1 (de) | Logische schaltung mit zusammengeschalteten mehrtorflip-flops. | |
| ES413319A1 (es) | Una disposicion de modulo logico universal, programable, especialmente adecuado para controlr condiciones de funcio- namiento adversas en un sistema de control para un reactor nuclear. | |
| PL110407B1 (en) | Electronic address-selecting system | |
| DE3684573D1 (de) | Programmierbare logische vorrichtung. | |
| US3979602A (en) | Resistive neuristor junctions | |
| US3255362A (en) | Cryotron logic circuits having at least two interacting central elements and one path always superconducting | |
| SU764138A1 (ru) | Троичный счетный триггер | |
| SU790348A1 (ru) | Дес тичный счетчик | |
| JPS578853A (en) | Digital computer | |
| PRUSINKIEWICZ | Stable states of asynchronous linear logic circuits | |
| SU746924A1 (ru) | Коммутатор | |
| SU451080A1 (ru) | Микропрограммное устройство управлени | |
| JP2572971B2 (ja) | フリップフロップ等価回路 | |
| SU447848A1 (ru) | Реверсивный дес тичный счетчик | |
| JPH02109185A (ja) | マイクロプロセッサ | |
| SU1676096A1 (ru) | Делитель частоты | |
| JPS593563A (ja) | 計算機システム評価用タイマ | |
| SU1451853A1 (ru) | Декадный счетчик дл семисегментных индикаторов | |
| JP2609685B2 (ja) | リセット回路 | |
| SU1330757A1 (ru) | Декадный счетчик дл семисегментных индикаторов | |
| CS215518B1 (cs) | Zapojení asynchronního vratného čítače | |
| KIY | Possibility of logical and arithmetic operations in magnetic domain devices(Boolean functions for logic and mathematic operations in magnetic domain devices) | |
| EP0308061A2 (en) | Mask generation circuit | |
| TURQUETTE | A digital logic design console(Digital logic design console for laboratory use in courses on switching theory and digital systems)[M. S. Thesis] |