PL106593B1 - Schemat polaczen ukladu wspolpracy stanowisk wprowadzania danych z procesorem - Google Patents

Description

Przedmiotem wynalazku jest schemat polaczen ukladu wspólpracy stanowisk wprowadzania da¬ nych z procesorem.

Stan techniki. Znany jest i stosowany w prakty¬ ce uklad wspólpracy stanowisk wprowadzania da¬ nych z procesorem, utworzony z polaczenia zespo¬ lów elektronicznych w nastepujacy sposób. Reje¬ str danych jest polaczony z szyna procesora za pomoca szyny dwukierunkowej typu BUS pierw¬ szego rodzaju. Pierwsze wejscie tego rejestru jest polaczone z pierwszym wyjsciem ukladu sterowa¬ nia za pomoca linii przesylowej TTL, nie spelniaja¬ cej warunków linii ciaglej, zwanej dalej linia przesylowa TTL. Drugie wejscie rejestru danych jest polaczone z wyjsciem dekodera pierwszego ka¬ nalu za pomoca szyny jednokierunkowej typu BUS pierwszego rodzaju. Wyjscia dekoderów po¬ zostalych n kanalów sa polaczone z tym wejsciem indentycznie. Wyjscie rejestru danych jest polaczo¬ ne z wejsciem kodera pierwszego kanalu za pomoca szyny jednokierunkowej typu BUS drugiego rodzaju Wejscia koderów pozostalych kanalów sa polaczone z wyjsciem rejestru danych identycznie. Pierwsze wejscie (wyjscie ukladu sterowania jest polaczone z procesorem za pomoca szyny dwukierunkowej ty¬ pu BUS drugiego rodzaju. Drugie wejscie) wyjscie ukladu sterowania jest polaczone z wejsciem( wyj- ciem okreslonych dekoderów, z wejsciem) wyjsciem okreslonych koderów, z wejsciem (wyjsciem zespolów nadajników poszczególnych kanalów i z wejsciem) wyjsciem zespolów odbiorników tych kanalów za pomoca linii przesylowej TTL oraz za pomoca odpowiednio szyn dwukierunkowych typu BUS pie¬ rwszego rodzaju. Wyjscie kodera pierwszego ka¬ nalu jest polaczone z wejsoiem zespolu nadajników tego kanalu za pomoca linii przesylowej TTL. Wyj¬ scie zespolu nadajników pierwszego kanalu jest po¬ laczone z wejsciem pierwszego stanowiska opera¬ tora za pomoca jednokierunkowej linii transmisyj¬ nej pierwszego rodzaju. Wyjscie pierwszego stano¬ wiska operatora jest polaczone z wejsciem zespolu odbiorników pierwszego kanalu za pomoca jedno¬ kierunkowej linii transmisyjnej drugiego rodzaju.

Wyjscie zespolu odbiorników pierwszego kanalu je¬ st polaczone z wejsciem dekodera tego kanalu za pomoca linii przesylowej TTL. Identycznie sa po¬ laczone kodery, zespoly nadajników, stanowiska operatora, zespoly odbiorników i dekodery pozosta¬ lych n kanalów.

Jednokierunkowa szyna typu BUS pierwszego rodzaju charakteryzuje sie jednym odbiornikiem i wieloma nadajnikami. Przykladowo, odbiornikiem jest inwerter, którego wejscie jest polaczone z wyj¬ sciami n elementów mocy spelniajacych role nadaj¬ ników, przy czym element mocy w tym przypadku rozumie sie element TTL o duzej obciazalnosci wyjsciowej, niezaleznie od funkcji logicznej, która realizuje ten element. Poza tym wejscie inwertera jest polaczone z napieciowym dzielnikiem rezystan- cyjnym. 106 593106 593 3 Jednokierunkowa szyna typu BUS drugiego ro¬ dzaju charakteryzuje sie jednym nadajnikiem i wieloma odbiornikami. Przykladowo, nadajnikiem jest element mocy, którego wyjscie jest polaczone z pierwszymi wejsciami n elementów dwuwejscio- wych typu NIE-I, spelniajacych role odbiorników.

Poza tym wyjscie elementu mocy jest polaczone z napieciowym dzielnikiem rezystancyjnym.

Dwukierunkowa szyna typu BUS pierwszego ro¬ dzaju sklada sie z obu jednokierunkowych szyn, opisanych wyzej.

Dwukierunkowa szyna typu BUS drugiego rodza¬ ju sklada sie z przyrzadów elektronicznych, pola¬ czonych w nastepujacy sposób. Wyjscie n elemen¬ tów mocy jest polaczone z wejsciem m inwerterów i z napieciowym dzielnikiem rezystancyjnym.

Jednokierunkowa linia transmisyjna pierwszego rodzaju sklada sie z przyrzadów elektronicznych, polaczonych w nastepjuacy sposób. Wyjscie pier¬ wszego elementu dwuwejsciowego typu NIE-I jest polaczone z wejsciem komparatora odwracajacym faze, przy czym wejscie to jest polaczone z pierw¬ szym napieciowym dzielnikiem rezystancyjnym.

Wyjscie drugiego elementu dwuwejsciowego typu NIEhT jest polaczone z wejsciem tego komparatora nieodwracajacym faze, przy czym wejscie to jest polaczone z drugim napieciowym dzielnikiem' re¬ zystancyjnym.

Jednokierunkowa linia transmisyjna drugiego ro¬ dzaju sklada sie z przyrzadów elektronicznych o nastepujacym polaczeniu. Pierwsze wyjscie na¬ dajnika linii jest polaczone z wejsciem kompara¬ tora odwracajacym faze, polaczonym z pierwszym napieciowym dzielnikiem rezystancyjnym. Drugie wyjscie nadajnika linii jest polaczone z wejsciem tego komparatora nieodwracajacym faze, polaczo¬ nym z drugim napieciowym dzielnikiem rezystan¬ cyjnym.

Rejestr danych jest 22-bitowym rejestrem z rów¬ noleglym i szeregowym wprowadzaniem i wypro¬ wadzaniem danych. W przypadku, gdy procesor wysyla dane do jednego ze stanowisk operatora, musi byc zaladowany najpierw rejestr danych. Bit zerowy i bit dwudziesty pierwszy sa ladowane wartoscia zera logicznego, a bit pierwszy i bit dwu¬ dziesty sa ladowane wartoscia jedynki logicznej.

Ladowanie tych czterech bitów odbywa sie auto¬ matycznie i jest sterowane przez uklad sterowa¬ nia.

Wartosci logiczne bitów zerowego, pierwszego, dwudziestego i dwudziestego pierwszego, wynikaja ze sposobu dalszego przesylania danych do okres¬ lonego stanowiska operatora oraz ze sposobu kodo¬ wania, przez okreslony koder, informacji przesyla¬ nej szeregowo. Bity od szesnastego do dziewietnas¬ tego sa ladowane rozkazem procesora i zawieraja informacje o numerze linii ekranu, w której ma byc wyswietlony znak'w okreslonym stanowisku operatora. Bity od dziesiatego do pietnastego sa ladowane rozkazem procesora i zawieraja informa¬ cje o numerze kolumny ekranu, w której ma byc wyswietlony znak w okreslonym stanowisku ope¬ ratora. Bity od czwartego do dziewiatego sa lado¬ wane tym samym rozkazem procesora i w tym samym czasie co bity od dziesiatego do pietnastego.

Bity drugi i trzeci sa ladowane innymi rozkazami procesora z tym, ze bit trzeci zawiera informacje o tym, czy na bitach od czwartego do dziewiatego jest podany kod znaku, który ma byc wyswietlony na * ekranie okreslonego stanowiska, czy tez kod roz¬ kazu, który ma wykonac to stanowisko, natomiast bit drugi okresla, czy przeslany znak ma byc wyswietlony tylko jeden raz, czy tez danym zna¬ kiem ma byc uzupelniona cala linia wymieniona na bitach od szesnastego do dziewietnastego. Po zaladowaniu bitów od pierwszego do dwudziestego pierwszego rejestru danych, rejester ten jest przy¬ gotowany do szeregowego przeslania swej zawar¬ tosci do okreslonego stanowiska operatora poprzez ii bloki posredniczace. Informacja jest wysylana po¬ przez przesuniecie zawartosci rejestru danych w prawo.

W przypadku wysylania danych z okreslonego stanowiska operatora, dane te, po przejsciu przez bloki posredniczace, sa wprowadzane szeregowo dc rejestru danych. Odbywa sie to poprzez logiczne podlaczenie wyjscia okreslonego dekodera do wej¬ scia szeregowego na bit ósmy rejestru danych.

Dane, wpisane na bit ósmy rejestru, sa szeregowo przesuwane w prawo. Po przesunieciu danych, w reje¬ strze jest nastepujaca informacja. Bity od czternastego do dziewietnastego zawieraja kod znaku wyslane¬ go przez klawiature okreslonego stanowiska opera¬ tora. Bity od jedenastego do trzynastego zawieraja od klawisza funkcyjnego, wyslany przez klawia¬ ture okreslonego stanowiska operatora. Informacja, przychodzaca z okreslonego stanowiska operatora, znajdujaca sie na bitach od dziesiatego do dzie¬ wietnastego, moze byc przeslana do procesora, w sposób równolegly, za pomoca okreslonego roz¬ kazu tego procesora. Okreslone rozkazy procesora sa wykorzystywane w czasie rezimu diagnostycz¬ nego do sprawdzania poprawnosci równoleglego wpisywania i równoleglego wyczytywania informa- 40 cji z/do rejestru danych.

Zadaniem ukladu sterowania jest sterowanie poszczególnymi ukladami funkcjonalnymi w zalez¬ nosci od wymagan procesora oraz stanowisk opera- m tora.

Kodery spelniaja role translatorów, przeksztalca¬ jacych informacje podane w naturalnym kodzie dwójkowym na kod Manchester. Wybór okreslone¬ go kodera, który ma spelniac role translatora, jest 50 dokonywany przez uklad sterowania poprzez linie przesylowa TTL i okreslona jednokierunkowa szy¬ ne typu BUS drugiego rodzaju. Przykladowo, jesli informacja zawarta w rejestrze danych ma byc . wyslana do okreslonego stanowiska operatora, to 55 w czasie jej wysylania w stanie aktywnym jest tylko koder tego kanalu, w którym pracuje wymie¬ nione stanowisko operatora.

Zadaniem zespolów nadajników poszczególnych kanalów jest dopasowanie stanowisk operatora do 60 parametrów okreslonych jednokierunkowych linii transmisyjnych pierwszego rodzaju tak, aby dane i sygnaly sterujace wysylane do okreslonych sta¬ nowisk operatora, odbierane byly w tych stano¬ wiskach bez przeklaman. O tym który z nadajni- 65 ków ma byc w stanie aktywnym decyduje uklad106593 6 sterowania w zaleznosci od tego, do którego lub z którego stanowiska maja byc przeslane dane.

Zadaniem zespolów odbiorników poszczególnych kanalów jest dopasowanie stanowisk operatora do parametrów okreslonych jednokierunkowych linii transmisyjnych drugiego rodzaju tak, aby dane lub sygnaly wysylane z okreslonych stanowisk ope¬ ratora do okreslonych dekoderów, odbierane byly przez te dekodery, bez przeklaman. O tym, który z zespolów odbiorników ma byc w stanie aktyw¬ nym decyduje uklad sterowania.

Zadaniem zespolów dekoderów okreslonych kana¬ lów jest zdekodowanie danych, przychodzacych ze stanowisk operatora. Dekodery sa translatorami informacji podanej w kodzie Manchester na kod naturalny dwójkowy. W stanie aktywnym jest ten dekoder, który jest wybrany za pomoca linii prze¬ sylowej TTL i wspólpracujacej z nim jednokierun¬ kowej szyny typu BUS drugiego rodzaju i tylko wyjscie tego dekodera wplywa na stan wejscia bitu ósmego rejestru danych.

Diagnostyka calego ukladu polega na zapetleniu danych przez zamkniecie przepjtywu danych w sta¬ nowiskach operatora. Dane, zaladowane z szyn procesora do rejestru danych, sa wysylane, poprzez okreslone kodery i zespoly nadajników, do okres¬ lonych stanowisk operatora i sa zapamietane w pamieciach tych stanowisk. Pamiec okreslonego stanowiska zawiera dane o zawartosci calego ekra¬ nu w danym momencie czasu. Dane calego ekranu sa odczytywane z pamieci stanowiska w momencie wyslania rozakzu odczytu do okreslonego stano¬ wiska. Odczytana informacja jest wysylana z tego stanowiska poprzez zespól odbiorników i dekoder i wpisywana do rejestru danych. Równolegle wy¬ czytana zawartosc rejestru danych jest porówny¬ wana w procesorze z informacja wysylana do re¬ jestru danych. Wynik porównania zgodny lub niez¬ godny, pozwala na stwierdzenie czy uklad dziala prawidlowo, czy tez jest uszkodzony. W przypadku uszkodzenia ukladu, bledu nalezy szukac w calym obszarze podanej drogi przeplywu danych, poniewaz uszkodzenie w dowolnym miejscu przerywa szere¬ gowy przeplyw danych.

Istota wynalazku. Schemat, polaczen ukladu wspólpracy stanowisk wprowadzania danych z pro¬ cesorem jest utworzony z zespolów elektronicz¬ nych, polaczonych w nastepujacy sposób. Wejscie (wyjscie rejestru (danych jest polaczone z tym procesorem za pomoca pierwszej szyny dwukierun¬ kowej typu BUS. Pierwsze wejscie (wyjscie ukladu sterowania jest polaczone z tym procesorem za pomoca drugiej szyny dwukierunkowej BUS. Pier¬ wsze wejscie rejestru danych jest polaczone z wyj¬ sciem dekodera za pomoca pierwszej linii przesylo¬ wej TTL. Drugie wejscie rejestru danych, jest po¬ laczone z pierwszym wyjsciem ukladu sterowania za pomoca drugiej linii przesylowej TTL.

Wyjscie rejestru danych jest polaczone z pier¬ wszym wejsciem kodera za pomoca trzeciej linii przesylowej TTL. Drugie wejscie (wyjs¬ cie ukladu sterowania jest polaczone z wejs¬ ciem (wyjsciem dekodera za pomoca czwar¬ tej linii przesylowej TTL oraz z wejsciami) wyj¬ sciami n zespolów nadajników i n zespolów odbior¬ ników n kanalów za pomoca n szyn dwukierunko¬ wych typu BUS. Drugie wyjscie ukladu sterowania jest polaczone z drugim wejsciem kodera za po- • moca piatej linii przesylowej TTL. Wyjscie kodera jest polaczone z pierwszym wejsciem ukladu bram¬ kowania i z wejsciami n zespolów nadajników n kanalów za pomoca pierwszej szyny jednokierun¬ kowej typu BUS. Wyjscia n zespolów odbiorników n kanalów sa polaczone z drugim wejsciem ukladu bramkowania za pomoca innej szyny jednokierun¬ kowej typu BUS. Trzecie wejscie ukladu bramko¬ wania jest polaczone ze zródlem sygnalu steruja- jacegOj procesem diagnostyki za pomoca szóstej linii przesylowej TTL. Wyjscie ukladu bramkowania jest polaczone z wejsciem detektora za pomoca siódmej linii przesylowej TTL. Wyjscie zespolu pierwszego kanalu jest polaczone z wejsciem pier¬ wszego stanowiska operatora za pomoca pierwszej linii transmisyjnej jednokierunkowej. Wyjscie pierw¬ szego stanowiska jest polaczone z wejsciem zespolu odbiorników pierwszego kanalu za pomoca drugiej linii transmisyjnej jednokierunkowej i tak dalej, wyjscie n-tego zespolu nadajników n-tego kanalu jest polaczone z wejsciem n-tego stanowiska, a wyjscie n-tego stanowiska jest polaczone z wej¬ sciem n-tego zespolu odbiorników za pomoca po¬ dobnych linii transmisyjnych.

Pierwsze wejscie rejestru danych jest wejsciem szeregowym na bit zerowy i na bit ósmy, przy czym w procesie diagnostyki, obejmujacej przej¬ scie danych na drodze procesor-rejestr danyth — koder — uklad bramkowania — dekoder — reje¬ str danych — procesor, wejscie szeregowe na bit ósmy jest logicznie odciete, a wejscie szeregowe na bit zerowy jest otwarte. Przyklad wykonania.

Przedmiot wynalazku jest przedstawiony na ry¬ sunku w postaci schematu blokowego.

Schemat polaczen jest utworzony z zespolów 40 elektronicznych, polaczonych w nastepujacy spo¬ sób. Wejscie (wyjscie rejestru DR danych, zwane¬ go dalej rejestrem DR, jest polaczone, za pomoca szyny dwukierunkowej LI typu BUS drugiego ro¬ dzaju, z procesorem reprezentowanym na rysunku 45 pod postacia pierwszej szyny dwukierunkowej Lfc typu BUS pierwszego rodzaju. Pierwsze wejscie re¬ jestru DR jest polaczone z wyjsciem dekodera D za pomoca pierwszej linii przesylowej TTL L3.

Drugie wejscie rejestru DR jest polaczone z pier- so wszym wyjsciem ukladu US sterowania za pomoca drugiej linii przesylowej TTL L4, natomiast wyj¬ scie tego rejestru DR jest polaczone z pierwszym wejsciem kodera K za pomoca trzeciej linii prze¬ sylowej TTL L5. Pierwsze wejscie (wyjscie ukladu 55 US sterowania jest polaczone z procesorem za po¬ moca drugiej szyny dwukierunkowej Lfl typu BUS pierwszego rodzaju. Drugie wejscie (wyjscie ukla¬ du US sterowania jest polaczone z wejsciem (wyj¬ sciem dekodera D za pomoca czwartej linii przesy- 60 lowej TTL 1^ i dodatkowo z wejsciami (wyjsciami zespolów Nj, N2,..., Nn nadajników i zespolów Or 02..., On odbiorników n kanalów za pomoca szyny dwukierunkowej typu BUS pierwszego rodzaju.

Drugie wyjscie ukladu US sterowania jest polaczo- 65 ne z drugim wejsciem kodera*K za pomoca piatej106593 linii przesylowej TTL Lg. Wyjscie kodera K jest polaczone z wejsciami n zespolów Np N2..., Nn na¬ dajników n kanalów i z pierwszym wejsciem ukla¬ du UB bramkowania za pomoca pierwszej szyny jednokierunkowej Lg typu BUS drugiego rodzaju.

Drugie wejscie ukladu UB bramkowania jest pola¬ czone z wyjsciami n zespolów Oj, 02..., On odbior¬ ników n kanalów za .pomoca pierwszej szyny jed¬ nokierunkowej L10 typu BUS pierwszego rodzaju.

Trzecie wejscie ukladu UB bramkowania jest po¬ laczone ze zródlem RD sygnalu sterujacego za po¬ moca szóstej linii przesylowej TTL Lu. Wyjscie ukladu UB bramkowania jest polaczone z wej¬ sciem dekodera D za pomoca siódmej linii przesy¬ lowej TTL L12. Wyjscie zespolu NI nadajników pierwszego kanalu jest polaczone z wejsciem pier¬ wszego stanowiska Sx operatora za pom.ca pier¬ wszej linii transmisyjnej jednokierunkowej Li;J pierwszego rodzaju. Wyjscie pierwszego stanowis¬ ka Sj operatora jest polaczone z wejsciem zespo¬ lu Oj odbiorników pierwszego kanalu za pomoca pierwszej linii transmisyjnej jednokierunkowej LH drugiego rodzaju. Wyjscie zespola Sz nacajników dr.igi^go banalu jest polaczone z wejsciem drugie¬ go stanowiska S2 operatora za pomoca drugiej linii transmisyjnej jednokierunkowej L15 pierwszego ro¬ dzaju. Wyjscie drugiego stanowiska S2 operatora jest polaczone z wejsciem zespolu 02 odbiorników drugiego kanalu za pomoca drugiej linii transmi¬ syjnej jednokierunkowej L16 drugiego rodzaju i tak dalej, wyjscie zespolu Nn nadajników n-tego kanalu jest polaczone z wejsciem n-tego stanowis¬ ka Sn operatora za pomoca n-tej linii transmisyj¬ nej jednokierunkowej LflI pierwszego rodzaju, na¬ tomiast wyjscie n-tego stanowiska Sn operatora jest polaczone z wejsciem zespolu On odbiorników n-tego kanalu za pomoca n-tej linu transmisyjnej jednokierunkowej LnII drugiego rodzaju.

Rodzaje szyn jednokierunkowych Lfl, L10 typu BUS, szyn dwukierunkowych ttv L2, L6 typu BUS, oraz linii transmisyjnych jednokierunkowych L13, LI4,,...,. LnI, LftII opisano w stanie techniki.

Rejestr DR jest 22-bitowym rejestrem z równo¬ leglym i szeregowym wprowadzaniem i wyprowadza¬ niem danych. W przypadku, gdy procesor wysyla dane do jednego ze stanowisk Sp S2, ...., Sn, musi byc zaladowany najpierw rejestr DR. Bit zerowy i bit dwudziesty pierwszy sa ladowane wartoscia zera logicznego, a bit pierwszy i bit dwudziesty sa ladowane wartoscia jedynki logicznej. Ladowa¬ nie tych czterech bitów odbywa sie automatycznie i jest sterowane przez uklad US sterowania.

Wartosci logiczne bitów zerowego, pierwszego, dwudziestego i dwudziestego pierwszego, wynikaja ze sposobu dalszego przesylania danych do okres¬ lonego stanowiska Sr... lub Sn operatora oraz ze sposobu kodowania, przez koder, informacji prze¬ sylanej szeregowo. Bity od szesnastego do dziewiet¬ nastego sa ladowane rozkazem procesora i zawie¬ raja informacje o numerze linii ekranu, w której ma byc wyswietlony znak w okreslonym stanowis-. ku Sp.-tlub Sn. Bity od dziesiatego do pietnas¬ tego sa ladowane rozkazem procesora i zawieraja informacje o l numerze kolumny ekranu, w której ma byc wyswietlony znak w okreslonym stanowis¬ ku Sj ,.?. lub Sn operatora. Bity od czwartego do dziewiatego sa ladowane tym samym rozkazem procesora i w tym samym czasie co bity od dzie¬ siatego do pietnastego. Bity drugi i trzeci sa la- dowane innymi rozkazami procesora z tym, ze bit trzeci zawiera informacje o tym, czy na bitach od czwartego do dziesiatego jest podany kod znaku, który ma byc wyswietlony na ekranie okreslonego stanowiska &v ... lub \..., Sn, • czy tez kod rozkazu, który ma wykonac to okreslone stanowisko Sx,... lub Sn, natomiast bit drugi okresla, czy przesla¬ ny znak ma byc wyswietlony tylko jeden raz, czy tez danym znakiem ma byc uzupelniona cala linia, wy¬ mieniona na bitach od szesnastego do dziewietnastego.

Po zaladowaniu bitów ód pierwszego do dwudziestego pierwszego, rejestr DR jestj przygotowany do szere¬ gowego przeslania swej zawartosci do okreslonego stanowiska Sj,... lub, Sn poprzez bloki posrednicza¬ ce. Informacja jest wysylana poprzez przesuniecie zawartosci rejestru DR w prawo.

W przypadku wysylania danych z okreslonego stanowiska Sx..., lub Sn, dane te, po przejsciu przez \ bloki posredniczace, sa wprowadzane szere¬ gowo do rejestru DR. Odbywa sie to poprzez lo- giczne podlaczenie wyjscia detektora D do wejscia szeregowego rejestru DR na bit ósmy. >Dane, wpi¬ sane na bit ósmy rejestru DR, sa szeregowo prze¬ suwane w prawo. Po przesunieciu danych, w reje¬ strze DR jest nastepujaca informacja. Bity od 80 czternastego do dziewietnastego zawieraja kod znaku wpisanego przez klawiature okreslonego stanowiska Sr...lub Sn. Bity od jedenastego do trzynastego zawieraja kod klawisza funkcyjnego, wyslany przez klawiature okreslonego stanowiska Sp... lub Sn. Informacja, przychodzaca z okreslo¬ nego stanowiska Sp... lub Sn, znajdujaca sie na bitach od dziesiatego do dziewietnastego, moze byc przeslana do procesora, w sposób równolegly, za pomoca okreslonego rozkazu tego procesora. 40 W czasie przyjmowania informacji szeregowej z okreslonego stanowiska Sr,... lub Sn podanej na bit ósmy rejestru • DR, jest zablokowane wejscie szeregowe tego rejestru DR na bit zerowy nato¬ miast w przypadku ustawienia rezymu diagnostycz- 45 nego, za pomoca sygnalu sterujacego zródla RD, jest zablokowane wejscie szeregowe na bit ósmy, a otwarte wejscie szeregowe na bit zerowy reje¬ stru DR. Tak wiec w czasie rezymu diagnostyczne¬ go rejestr DR jest ladowany okreslonymi rozkaza- 50 mi procesora. Równoczesnie jest automatycznie wpisane zero logiczne do bitu zerowego i do bitu dwudziestego pierwszego oraz jedynki logicz¬ ne do bitu pierwszego i do bitu dwudzies¬ tego. Po zakonczeniu tych operacji zawar- w tosc rejestru DR jest automatycznie przesuwana w prawo. Dane, wyprowadzane szeregowo z reje¬ stru DR, przechodzac przez koder K/zostaja prze- transformowane na kod Manchester. Dane z wyj¬ scia kodera K sa podane, poprzez uklad UB bram¬ ko kowania, na dekoder D, gdzie nastepuje ich od¬ wrotna transformacja, to znaczy z kodu Manche¬ ster na naturalny kod dwójkowy. Nastepnie dane z wyjscia dekodera D • sa podane na wejscia sze¬ regowe rejestru DR, czyli na bit zerowy i na bit w ósmy.9 106 593 W przypadku gdy jest ustawiony rezym diagno¬ styczny, wejscie szeregowe na bit ósmy rejestru DR jest logicznie odciete, a otwarte jest.wejscie na ¦ bit zerowy. Przychodzace dane sa wpisywane kolejno na bit zerowy i przesuwane szeregowo w prawo.

Po zakonczeniu cyklu pracy rejestru DR w rezy¬ mie diagnostycznym dane sa przesuniete w prawo o jec*ia pozycje z uwzglednieniem przesuniecia bitu dwudziestego pierwszego na bit zerowy. W tej sy¬ tuacji , dane, wyczytane równolegle z rejestru DR, moga byc przez procesor porównane z danymi wpi¬ sanymi do rejestru DR,,po uwzglednieniu faktu przesuniecia danych koncowych tego rejestru DR o jedna, pozycje w prawo. Z powyzszego wynika, ze oprócz sprawdzenia drogi przeplywu danych w calym ukladzie, jest równiez mozliwosc spraw¬ dzenia przeplywu danych na drodze szyna dwukie¬ runkowa L2 procesora — rejestr DR — koder K — uklad UB bramkowania — dekoder D — rejestr DR — szyna dwukierunkowa L2 procesora. Umozli¬ wia to szybka lokalizacje bledu w ukladzie w przy¬ padku jego uszkodzenia.

Wspólpracujace z rejestrem DR bloki funkcjo¬ nalne sa scharakteryzowane nizej.

Koder K jest translatorem szeregowym danych zawartych w naturalnym kodzie dwójkowym na kod Manchester, Kod K jest stosowany w celu uzyskania takiej postaci danych, przesylanych do okreslonego stanowiska Sp... lub Sn, za pomoca których zwieksza sie mozliwosc wychwycenia prze¬ klaman przy transmisji tych danych.

Zespoly Nr , Nn nadajników poszczególnych kanalów sa elementami dopasowujacymi stanowis¬ ka Sp... Sn do parametrów okreslonych linii tran¬ smisyjnych L13, L15,..., LnI, tak aby dane i sygnaly sterujace, wysylane do okreslonych stanowisk Sp..., Sn, byly odbierane w tych stanowiskach Sp..., Sn bez przeklaman. O tym, który z zespolów Np..., Nn nadajników ma byc w stanie aktywnym decyduje uklad US sterowania w zaleznosci od tego, do któ¬ rego stanowiska Sp... lub Sn maja byc przeslane dane.

Zespoly Op...., On odbiorników poszczególnych kanalów sa elementami dopasowujacymi okreslone stanowiska Sp.... Sn do parametrów okreslonych linii transmisyjnych Lu, L16,... LnII, tak aby dane lub sygnaly, wyslane z tych stanowisk Sp... Sn do dekodera D, byly odbierane przez dekoder D bez przeklaman. O tym, który z zespolów Oj,..., On od¬ biorników ma byc w stanie aktywnym decyduje uklad US sterowania. ¦ Dekoder D jest translatorem informacji podanej w kodzie Manchester na kod naturalny dwójkowy.

Uklad US sterowania jest blokiem sterujacym poszczególne uklady funkcjonalne w zaleznosci od wymagan procesora oraz stanowisk Sp...,Sn.

Uklad UB bramkowania spelnia role przelacznika elektronicznego, sterowanego sygnalem sterujacym ze zródla RD. W przypadku normalnej pracy, to znaczy transmisji danych miedzy stanowiskami Sp..., Sn a procesorem, stan linii przesylowej TTL Ln jest nieaktywny, co powoduje logiczne podla¬ czenie wyjscia wybranego zespolu Ov..lub On od¬ biorników do wejscia ukladu UB bramkowania. Dla pracy ukladu w rezymie diagnostyki stan linii przesylowej TTL Ln jest aktywny i powoduje podlaczenie wyjscia kodera K do wejscia ukladu UB bramkowania. a

Claims (2)

Zastrzezenia patentowe

1. Schemat polaczen ukladu wspólpracy stanowi¬ sk wprowadzania danych z procesorem, w którym wejscie) wyjscie rejestru danych jest polaczone io z tym procesorem za pomoca pierwszej szyny dwu¬ kierunkowej typu BUS, pierwsze wejscie (wyjscie ukladu sterowania jest polaczone z tym proceso¬ rem za pomoca drugiej szyny dwukierunkowej ty¬ pu BUS, pierwsze wyjscie ukladu sterowania jest 15 polaczone z drugim wejsciem rejestru danych za pomoca drugiej linii przesylowej TTL, drugie wyj¬ scie ukladu sterowania jest polaczone z drugim wejsciem kodera za pomoca piatej linii przesylo¬ wej TTL, drugie wejscie (wyjscie ukladu sterowa- 20 nia'jest polaczone z wejsciem (wyjsciem dekodera za pomoca czwartej linii przesylowej TTL oraz z wejsciem) wyjsciem n zespolów nadajników i n zespolów odbiorników n kanalów za pomoca n szyn dwukierunkowych typu BUS,'wyjscie pierwszego 25 zespolu nadajników pierwszego kanalu jest pola¬ czone z wejsciem pierwszego stanowiska operatora za pomoca pierwszej jednokierunkowej linii tran¬ smisyjnej, wyjscie pierwszego stanowiska jest po¬ laczone z wejsciem zespolu odbiorników pierwszego 3' kanalu za pomoca drugiej linii transmisyjnej i tak dalej, wyjscie n-tego zespolu nadajników n-tego kanalu jest polaczone z wejsciem n-tego stanowis¬ ka, a wyjscie n-tego /stanowiska jest polaczone z wejsciem n-tego zespolu odbiorników za pomoca 35 podobnych linii transmisyjnych, znamienny tym, ze wyjscie dekodera (D)x jest polaczone z; pierwszym wejsciem rejestru (DR) danych za pomoca pierw¬ szej linii przesylowej TTL (Lj), wyjscie rejestru (DR) danych jest polaczone z pierw- 40 szym wejsciem kodera (K) za pomoca trzeciej linii przesylowej TTL (L5), wyjscie kodera (K) jest polaczone z pierwszym wejsciem ukladu (UB) bramkowania i z wejsciami, n zespolów (Np N2,..., Nn) nadajników n kanalów za pomoca pierwszej 45 szyny jednokierunkowej (L9) typu BUS, wyjscia n zespolów (Op 02, ...,On) n kanalów, sa polaczone z drugim wejsciem ukladu (UB) bramkowania ,za pomoca innej szyny jednokierunkowej (L10) typu BUS, wyjscie ukladu (UB) bramkowania jest po- 50 laczone z wejsciem dekodera (D) za pomoca siód¬ mej linii przesylowej ^TL (L12), natomiast trzecie wejscie ukladu (UB) bramkowania jest polaczone, za pomoca szóstej linii przesylowej TTL (L11), ze zródlem (RD) sygnalu sterujacego procesem diagno- 55 styki.

2. Schemat polaczen wedlug zastrz. 1, znamienny tym, ze pierwsze wejscie rejestru (DR) danych jest wejsciem szeregowym cna bit zerowy i na bit ósmy, przy.czym w procesie diagnostyki obejmuja- w cej przejscie danych na drodze procesor-rejestr (DR) danych — koder (K) — uklad (UB) bramko¬ wania — dekoder (D) — rejestr (DR), danych — procesor, wejscie szeregowe na bit ósmy jest logicz¬ nie odciete, a wejscie szeregowe na bit zerowy jest *5 otwarte.106 593 Lf ri Lu dr u d K u i** RD L« L9 A N., Li» MN Lis r a s2 U HO ¥ Sn 0„b UI LZGraf. Z-d Nr 2 — 134/80 115 egz. A4 Cena 45 zl