CN208796234U - 控制数据的传输系统及其子系统 - Google Patents

Abstract

本实用新型公开一种控制数据的传输系统，包括控制装置和多个子系统，其中，每个子系统包括至少一个移位寄存器，各子系统中的移位寄存器串联连接以使各子系统形成串联系统；以及其中，控制装置的控制数据输出端与位于串联系统的端部的第一个子系统中的移位寄存器的数据输入端连接。本实用新型还公开了一种子系统。

Description

控制数据的传输系统及其子系统

技术领域

本实用新型涉及数字电路控制领域。更具体地，涉及一种控制数据的传输系统及其子系统。

背景技术

在现有的通过控制数据对多个子系统进行控制的系统中，例如X射线成像系统中，如图1所示，多采用例如包括控制芯片与子系统直接连接，并且向每个子系统并行发送相同的控制数据control_data，其中，图1中的N代表所发送的控制数据的位宽，此外，需要给每个子系统发送选通信号switch信号，因此，这样的系统使得控制系统与子系统之间的线缆复杂，而且所能控制的子系统数目受限于控制芯片。例如图1中受控子系统的数目受FPGA芯片的管脚个数限制，如果子系统的个数过多，则控制系统需要分出过多的管脚发送选通信号，管脚多的芯片成本高，而且，当需要控制的子系统数目变化时需要对控制芯片重新进行配置，硬件方面需要重新设计线缆连接方式，以上使得现有系统成本高、可扩展能力差。特别是当在X射线成像系统中，控制板卡需要控制多块X射线探测器板卡时，上述问题限制了对X射线探测器板卡的控制能力和扩展应用。

因此，需要提供一种可以提高扩展性、硬件成本低的控制数据的传输系统及其子系统。

实用新型内容

为达到上述目的，本实用新型采用下述技术方案：

本实用新型的一方面提供一种控制数据的传输系统，包括控制装置和多个子系统，其中，每个子系统包括至少一个移位寄存器，各子系统中的移位寄存器串联连接以使各子系统形成串联系统；以及其中，控制装置的控制数据输出端与位于串联系统的端部的第一个子系统中的移位寄存器的数据输入端连接。

优选地，控制装置还包括：与每个子系统中的每个移位寄存器的移位时钟控制端连接的移位时钟端；以及与每个子系统中的每个移位寄存器的输出读出控制端连接的读出时钟端。

优选地，控制装置为FPGA芯片。

优选地，当子系统包括多个移位寄存器时，多个移位寄存器串联连接。

优选地，子系统包括两个移位寄存器。

优选地，多个子系统分别为x射线探测器板卡，控制数据包括高能增益控制数据、低能增益控制数据和选通信号。

本申请第二方面提供一种子系统，包括至少一个移位寄存器，子系统通过移位寄存器与其他子系统串联，并且通过移位寄存器接收控制数据。

优选地，子系统为射线探测器板卡。

本实用新型的有益效果如下：

本实用新型所述技术方案提供一种可以提高扩展性、硬件成本低的控制数据的传输系统及其子系统。

附图说明

下面结合附图对本实用新型的具体实施方式作进一步详细的说明；

图1示出现有技术中控制数据的传输系统的示例性框图；

图2示出根据本申请的一个实施例的控制数据的传输系统的框图；

图3示出根据本申请的一个实施例的控制数据的传输系统中包括的移位寄存器的原理图；以及

图4示出用于说明根据本申请的控制数据的传输系统的实现流程的示例性时序图。

具体实施方式

为了更清楚地说明本实用新型，下面结合优选实施例和附图对本实用新型做进一步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本实用新型的保护范围。

图2示出根据本申请的一个实施例的控制数据的传输系统10的框图。

本领域技术人员应理解，图2中所示的系统中的芯片类型仅是示例性地，为了描述的清楚而并不是为了限制本申请。

在本实施例中，控制数据的传输系统10包括控制装置101和多个子系统103-1至103-N，其中，N表示在该系统中受控的子系统的总个数。控制装置101将控制数据传输给多个子系统103-1至103-N中需要进行控制的子系统，以完成控制。

控制装置101包括输出控制数据的芯片，在图2示出的实施例中该芯片为现场可编程门阵列(FPGA)。本领域技术人员应理解，输出控制信号的芯片并不限于这样的形式，其他可以通过写入代码执行控制的芯片，例如复杂可编程逻辑器件(CPLD)、数字信号处理器(DSP)芯片以及单片机芯片也是可以的。在本实施例中，将主要结合附图描述FPGA芯片输出控制信号的情况，此外，在本申请中并不限制FPGA芯片的管脚数目，只要是能够满足提供本申请所需的输出端的芯片就是可以的。

如图2所示，在本实施例中，控制装置101包括三个输出端，控制数据输出端SER、移位时钟端SRCLK和读出时钟端RCLK。多个子系统103-1至103-N为串联而成的串联系统。其中控制数据输出端SER仅与该串联系统的端部处的第一个子系统连接，移位时钟端SRCLK和读出时钟端RCLK中的每个均与多个子系统103-1至103-N中的每个连接。具体地，控制装置101的控制数据输出端SER与位于串联系统的端部的第一个子系统中的移位寄存器的数据输入端连接。控制装置101的移位时钟端SRCLK与每个子系统中的每个移位寄存器的移位时钟控制端分别连接，控制装置101的读出时钟端RCLK与每个子系统中的每个移位寄存器的输出读出控制端分别连接。

在本实施例中，多个子系统103-1至103-N中的每个包括至少一个移位寄存器。多个子系统103-1至103-N的串联是由每个子系统中包括的移位寄存器的串联而形成的。也就是说，当每个子系统包括多个移位寄存器时，每个子系统中的多个移位寄存器其串联，再将各个子系统包括的串联的移位寄存器串联，从而使多个子系统103-1至103-N形成为串联系统。由于移位寄存器的输出管脚中的多个管脚将作为控制数据的输出端，以完成对子系统的控制，因此多个子系统103-1至103-N中的每个所包括移位寄存器的数目是由所需的控制数据的位宽以及所选用的移位寄存器的输出管脚数目决定的。为了简化控制，优选地，在一个系统10中，每个子系统的控制数据的位宽是相同的。因此在本实施例中将以这样的方式选择移位寄存器的型号及数目。例如，如果子系统的控制数据位宽为12位，而选用的移位寄存器的输出管脚数为16个，则多个子系统103-1至103-N中的每个包括一个移位寄存器，如果所述选用的移位寄存器每个的输出管脚数为8个，则至少需要2个移位寄存器才可以满足对子系统的控制。在图2所示的实施例中，正是示出了选用两个移位寄存器的情况。当然，本领域技术人员应理解，这不是限制性地，当子系统的控制数据位宽不同时，仅需要根据需要进行简单的选择和配置即可。

下面进一步参照图2所示的实施例中的情况描述多个子系统103-1至103-N中的硬件配置关系。

在本实施例中，所选用的移位寄存器型号为SN74HC595，在每个子系统中，例如在第一子系统103-1中，两个移位寄存器SN74HC595_1和SN74HC595_2串联连接。具体地，两者之间的串联连接是通过将移位寄存器SN74HC595_1的Q1H’输出管脚与移位寄存器SN74HC595_2的数据输入端连接实现的。

此外，在系统10中，对于多个子系统103-1至103-N之间的关系，多个子系统103-1至103-N也是串联的，且它们之间的串联关系是通过将每个子系统中的移位寄存器串联而实现的。具体地，如图2所示，在该实施例中，在第一子系统103-1中，两个移位寄存器SN74HC595_1和SN74HC595_2已经成串联连接关系。在两个子系统之间，例如通过将第一子系统中SN74HC595_2的Q2H’输出管脚与第二子系统中的SN74HC595_1的数据输入端连接，从而将第一子系统103-1与第二子系统103-2串联连接。以此类推，可以通过将多个子系统103-1至103-N中每个包括的移位寄存器串联在一起的方式，令多个子系统103-1至103-N的串联在一起。进一步地，通过这样的连接方式，系统10可以使控制装置101利用简单的连接关系，将控制数据自第一子系统103-1的数据输入端输入，并将控制数据移位到需要控制的子系统，且在适当的时机输出到所需的控制子系统从而实现控制。下面结合图3具体描述该功能的实现原理。

图3示出根据本申请的一个实施例的控制数据的传输系统10中包括的移位寄存器SN74HC595的原理图。

结合图3可知，在根据本申请的示例性实施例中，实现本申请的系统10的功能的移位寄存器可以具有如图3所示的第一级寄存器reg1和第二级寄存器reg2，从而实现稳定的控制。但是本领域技术人员应理解，本申请并不限于图3的型号，只要是可以满足包括第一级寄存器reg1和第二级寄存器reg2的移位寄存器，从而可以实现读出输出端的读出功能即可。

在本实施例中，参照图3中的原理图可知，控制装置101的移位时钟端SRCLK将信号直接传递至与每个管脚对应的第一级寄存器reg1，而读出时钟端RCLK的信号不经过第一级寄存器reg1而是直接传递至第二级寄存器reg2，移位寄存器SN74HC595的输出管脚QA至QH为第二级寄存器reg2的输出，移位寄存器SN74HC595的QH’输出管脚为与QH管脚对应的第一级寄存器reg1引出的输出端，针对该示例性移位寄存器，移位寄存器的使能端OE接地。通过这样的配置，输入到每个移位寄存器SN74HC595的数据输入端的数据根据控制装置101的移位时钟端SRCLK的时钟控制移位，并存储在第一级寄存器reg1中，并且由于多个子系统103-1至103-N之间的串联是由移位寄存器中的QH’管脚实现的，因此，只要控制装置101为移位时钟端SRCLK提供时钟信号，则经过控制数据输出端SER输出的控制数据就根据该时钟信号在串联的移位寄存器中顺次移位，且该移位过程不受制于读出时钟端RCLK。当确定所有控制数据均移位完成时，控制装置101通过读出时钟端RCLK输出读出信号，此时，需要控制的子系统将得到控制数据，从而实现了系统10对该子系统的控制。

下面结合图4所示的根据本申请的控制数据的传输系统的实现流程的示例性时序图说明本申请中的控制数据的传输系统的实现过程。应理解，为了描述方便，在图4中的控制时序图中沿用图2和图3中的参数标号。在该部分描述中，结合更具体的实施例进行了阐述，但是本领域技术人员应理解，这只是示例性的，根据本申请的控制数据的传输系统的实现流程并不限于这样的时序。

在本实施例中，系统10应用于X射线成像系统中，当应用在X射线成像中时，系统10中的控制装置101控制多个X射线探测器板卡，多个X射线探测器板卡即为多个子系统103-1至103-N。

在该实施例中，多个子系统103-1至103-N中每个子系统中的移位寄存器芯片接收的控制数据为增益控制数据，增益控制数据包括高能增益控制数据和低能增益控制数据，高能增益数据和低能增益数据分别为6bits位宽，则总的增益控制数据位宽为12bits。另外多个子系统103-1至103-N中每个子系统还需要一个选通信号选通子系统中的芯片工作，每个子系统中选用的移位寄存器芯片的型号为SN74HC595。因此，如果每个子系统中设置2个SN74HC595芯片，则可实现控制字数据的位宽为16位。

首先结合图4，以控制装置101的控制芯片为FPGA，子系统个数为1(以103-1表示)，所传输的控制数据的位宽为13bits(6bits的高能增益控制数据，6bits的低能增益控制数据，1bit的选通控制数据)作为实施例进行控制。

如图2所示，控制装置101通过控制数据输出端SER向子系统103-1发送串行控制数据,并且通过移位时钟端SRCLK控制移位，依次将串行输入的控制数据锁存到第一级寄存器reg1中，在图4示出的实施例中，数据输出端SER输入到移位寄存器SN74HC595_1和SN74HC595_2的串行数据的移位受移位时钟端SRCLK上升沿控制，在每个时钟上升沿进行一次移位。由于子系统103-1中两个移位寄存器SN74HC595_1和SN74HC595_2串联，因此可知，经过移位时钟端SRCLK输出16个时钟信号后，控制装置101的控制数据输出端SER输出的控制数据均锁存到与相应输出管脚Q1A至Q1H以及Q2A至Q2H对应的第一级寄存器reg1中。在该实施例中仅有一个子系统，因此，控制装置101在移位时钟端SRCLK输出16个时钟后，可以通过读出时钟端RCLK输出一个读出时钟信号。如图4中所示，该实施例中，读出时钟信号可以为一个周期的高电平信号。当RCLK一个周期的高电平信号时，将第一级寄存器reg1中锁存的控制数据锁存至第二级寄存器reg2中，从而在总线Q1A、Q1B、Q1C、Q1D、Q1E、Q1F、Q1G、Q1H以及Q2A、Q2B、Q2C、Q2D、Q2E、Q2F、Q2G、Q2H上有相应信号输出，即完成读出过程。

对于每一个控制数据，在本实施例中，每个SN74HC595有8bits数据的并行输出，可以选取SN74HC595_1的Q1A、Q1B、Q1C、Q1D、Q1E、Q1F作为低能增益控制，选取SN74HC595_2的Q2A、Q2B、Q2C、Q2D、Q2E、Q2F作为高能增益控制，选取SN74HC595_2的Q2G作为选通信号，选通信号为低有效，即‘0’代表选通，‘1’代表不选通。

如果控制装置101要给该子系统发送的低能增益控制字为‘001100’，高能增益控制字为‘101010’，并且选通该子系统，那么发送的控制字为‘X0101010 XX001100’，(X代表1或者0都可)。以控制装置101向子系统103-1发送‘10101010 11001100’为例，参照图4，在16个发送时钟周期内，控制装置101依次将串行数据‘10101010 11001100’发送至SN74HC595_1的数据输入端，发送完毕后，控制装置101通过读出时钟端RCLK输出一个时钟周期信号，从而将存在第一级寄存器reg1中的信息读出，进而实现控制数据的读出。

下面基于以上描述，进一步描述根据本申请的控制数据的输出系统10的实现过程。控制装置101对多个子系统103-1至103-N的控制。假设控制装置101需要对第K个子系统进行控制，即，需要将控制数据输出到第K个子系统，K为小于等于N的正整数。每个子系统中移位寄存器的输出管脚数目为M，因此以上述实例可知，控制装置101通过移位时钟端SRCLK向多个子系统103-1至103-N输出移位信号且通过数据输出端SER向多个子系统103-1至103-N输出控制数据，需要N*M个时钟将对所有N个子系统的控制数据移位至所有的N个子系统中的移位寄存器芯片。如果需要给第K个子系统发送新的控制数据，即需要在串行输入所有控制数据的时候在第(K-1)*M+1到第K*M时钟之间发送新的控制数据即可，在其他时钟位置发送之前发送的串行数据(即，保持其他子系统的控制数据不变，从而可以防止令其它子系统控制数据出错)。当发送完毕所有控制数据之后，控制装置101可以通过读出时钟端RCLK输出一个读出时钟信号，完成对控制数据的读出。当控制数据中的相应选通位为表示选通的信号时，则控制数据可以完成对该子系统103-K的控制。

显然，本实用新型的上述实施例仅仅是为清楚地说明本实用新型所作的举例，而并非是对本实用新型的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本实用新型的技术方案所引伸出的显而易见的变化或变动仍处于本实用新型的保护范围之列。

Claims (8)

1.一种控制数据的传输系统，包括控制装置和多个子系统，其特征在于，

其中，每个子系统包括至少一个移位寄存器，各子系统中的移位寄存器串联连接以使各子系统形成串联系统；以及

其中，所述控制装置的控制数据输出端与位于所述串联系统的端部的第一个子系统中的移位寄存器的数据输入端连接。

2.如权利要求1所述的系统，其特征在于，所述控制装置还包括：

与每个子系统中的每个移位寄存器的移位时钟控制端连接的移位时钟端；以及

与所述每个子系统中的每个移位寄存器的输出读出控制端连接的读出时钟端。

3.如权利要求1所述的系统，其特征在于，所述控制装置为FPGA芯片。

4.如权利要求1所述的系统，其特征在于，当所述子系统包括多个移位寄存器时，所述多个移位寄存器串联连接。

5.如权利要求4所述的系统，其特征在于，所述子系统包括两个移位寄存器。

6.如权利要求1至5中的任意一项所述的系统，其特征在于，所述多个子系统分别为x射线探测器板卡，所述控制数据包括高能增益控制数据、低能增益控制数据和选通信号。

7.一种子系统，其特征在于，包括至少一个移位寄存器，所述子系统通过所述移位寄存器与其他子系统串联，并且通过所述移位寄存器接收控制数据。

8.如权利要求7所述的子系统，其特征在于，所述子系统为射线探测器板卡。