PL100121B1 - Uklad wybierania adresu dla pamieci wewnetrznej w systemie przetwarzania danych - Google Patents

Uklad wybierania adresu dla pamieci wewnetrznej w systemie przetwarzania danych Download PDF

Info

Publication number
PL100121B1
PL100121B1 PL16417773A PL16417773A PL100121B1 PL 100121 B1 PL100121 B1 PL 100121B1 PL 16417773 A PL16417773 A PL 16417773A PL 16417773 A PL16417773 A PL 16417773A PL 100121 B1 PL100121 B1 PL 100121B1
Authority
PL
Poland
Prior art keywords
address
memory
virtual
internal memory
addresses
Prior art date
Application number
PL16417773A
Other languages
English (en)
Original Assignee
Lawrence Edward Larson
Warren John Kelley
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lawrence Edward Larson, Warren John Kelley filed Critical Lawrence Edward Larson
Publication of PL100121B1 publication Critical patent/PL100121B1/pl

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/08Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10Address translation
    • G06F12/1027Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Memory System (AREA)

Description

Przedmiotem wynalazku jest uklad wybierania adresu dla pamieci wewnetrznej w systemie prze¬ twarzania danych, zwlaszcza w systemie, w którym dla rozkazów i danych programów zostaly okres¬ lone adresy wirtualne, których dostep w pamieci musi byc poprzedzony ustaleniem odpowiadajacej im komórki w pamieci wewnetrznej. Komórka pamieci wewnetrznej okreslana bedzie terminami: adres rzeczywisty lub adres bezwzgledny.
Znane sa uklady wybierania adresu dla pamieci wewnetrznej w systemie przetwarzania danych, na przyklad uklad przedstawiony w artykule Ch. T.
Gibsona opublikowanym w „AFIPS Conference Proceedings" (Wiosenna Ogólna Konferencja Kom¬ puterowa 1968), tom 28, strony 61 do 78. Podobne uklady sa przedstawione w opisach patentowych USA nr 3 533 075 i 3 412 832.
Znane uklady zawieraja uklad przetwarzajacy, pamiec asocjacyjna dla tlumaczenia adresów, re¬ jestr adresów wirtualnych, pamiec wewnetrzna, pamiec dyskowa, lacze pomiedzy rejestrem adre¬ sów wirtualnych i pamiecia asocjacyjna, rejestr adresowy pamieci wewnetrznej dla adresowania pamieci wewnetrznej i linie dla sygnalu z wyjscia pamieci asocjacyjnej.. Przy koniecznosci dostepu do pamieci wewnetrznej, uklad przetwarzajacy do¬ starcza adres wirtualny do szybkiej pamieci aso¬ cjacyjnej, poprzez rejestr adresów wirtualnych i lacze.
Pamiec asocjacyjna posiada duza liczbe wejsc.
Kazde wejscie zawiera ostatnio uzywany adres wirtualny i odpowiadajacy mu adres rzeczywisty.
Tablica bloków i tablice stron znajduja sie w pa¬ mieci wewnetrznej. Tablica bloków posiada wejscie dla kazdego z bloków pamieci adresów wirtual¬ nych w pamieci dyskowej. Kazde wejscie otrzy¬ muje rozkaz dla rozpoczecia okreslonej tablicy strony. Kazda tablica strony ma duza liczbe wejsc dla stron poszczególnych bloków, które zostaly przekazane z magnetycznej pamieci dyskowej do pamieci wewnetrznej. Kazde wejscie tablicy strony otrzymuje rozkaz dla rozpoczecia strony pamieci wewnetrznej.
W przypadku wystepowania adresu wirtualnego dostarczanego na lacze w pamieci asocjacyjnej, od¬ powiedni adres rzeczywisty zostaje przeniesiony do rejestru adresowego pamieci wewnetrznej dla adresowania pamieci wewnetrznej.
W przypadku braku adresu wirtualnego w pa¬ mieci asocjacyjnej, sygnal zostaje przeslany przez linie do ukladu przetwarzajacego, który nastepnie powoduje rozpoczecie tlumaczenia adresów przy dodaniu tablicy bloków i tablicy stron i jezeli jest to potrzebne, przenosi inna strone z pamieci dyskowej do pamieci wewnetrznej.
Najmniejszy ostatnio uzywany adres ukladu lo¬ gicznego okresla rzad zapisu, w którym zostaly okreslone adresy wprowadzone do pamieci. Uklad logiczny okresla wejscie adresu wirtualnego i od¬ powiadajacego mu adresu rzeczywistego w pamieci 100 1213 asocjacyjnej, które jest wymieniane wówczas, gdy nowy adres jest wprowadzany do pamieci asocja¬ cyjnej.
,, W znanym ukladzie przedstawionym w artykule fcjh.T.- Qlb|Sona, ^gdy dane zostaja wprowadzone do pamieci wewnetrznej, musi byc dokonane tlu¬ maczenie adresów* dla kazdego dostepu pamieci j przez odniesienie do wprowadzonych do pamieci Aj^iic^albo przez; przeszukanie pamieci adsocja¬ cyjnej.
W przypadku wieloprogramowania wydajnosc systemu pracy zmniejsza sie ze wzgledu na ko¬ niecznosc podzialu pojemnosci pamieci wewnetrz¬ nej na czesci dla zapewnienia przeplywu róznych programów wystepujacych w danym systemie pracy. System pracy okresla calkowicie kontrole wykonania tych programów oraz procedury zarza¬ dzajacej, wynajdywania i usuwania bledów w pro¬ gramie sterowania wejsciowo-wyjsciowego, wyzna¬ czania komórek pamieci, zarzadzania danymi i obslugi.
W przypadku zwiekszenia pojemnosci pamieci wewnetrznej dla sprostania zwiekszonym wymaga¬ niom systemu, konieczne jest nowe zaprogramo¬ wanie oraz zaprojektowanie systemu. Pamiec wirtualna stanowi pamiec pomocnicza pamieci wewnetrznej i umozliwia zwiekszenie skutecznosci zarzadzania systemem. Pamiec wirtualna maszyny matematycznej reprezentuje obszar zarezerwowany na pamiec dyskowa o dostepie bezposrednim, do której wprowadzane sa programy, które maja byc przetworzone w pamieci wewnetrznej. Podczas wykonywania programów, czynne elementy pa¬ mieci wirtualnej (gotowe do wykonania) sa przy¬ porzadkowane pamieci rzeczywistej w blokach lub stronach. Pamiec rzeczywista lub wewnetrzna jest podzielona na pola stron o takiej samej wiel¬ kosci, jak strony w pamieci wirtualnej.
Wlasciwy system pracy oraz wlasnosci ma¬ szyny matematycznej okreslaja zgodnie z wyma¬ ganiami przeniesienie stron, które maja byc prze¬ twarzane, z pamieci o dostepie bezposrednim do osiagalnej pamieci rzeczywistej. Strony okreslo¬ nego programu moga byc umieszczone w kazdym dostepnym miejscu pamieci rzeczywistej, bez wzgledu na to, jak sa one zorganizowane w pa¬ mieci wirtualnej. W przypadku, gdy potrzebne jest miejsce pamieci rzeczywistej zajete przez strone, wówczas inna strona jest przenoszona do tego miejsca pamieci rzeczywistej w celu wykonania programu. Mozliwosc posredniego adresowania systemu eliminuje koniecznosc „liczenia" usunietej strony, poniewaz jest ona ciagle przechowywana w pamieci wirtualnej.
Po przeniesieniu stron do pamieci wewnetrznej, odpowiadajace im adresy wirtualny i rzeczywisty zostaja umieszczone w tablicach w pamieci wew¬ netrznej, a wirtualne i odpowiednie rzeczywiste adresy ostatnio najczesciej uzywane, albo odnie¬ sienia zostaja ponadto wprowadzone do szybkiej pamieci asocjacyjnej. Za kazdym razem, gdy z ukladu przetwarzajacego dostarczony jest adres wirtualny do adresowania pamieci wewnetrznej, ma miejsce najpierw przeszukiwanie szybkiej pa¬ mieci asocjacyjnej w celu okreslenia, czy szybkie 121 4 tlumaczenie adresu wirtualnego na rzeczywisty moze byc wykonane przy uzyciu jednego z jej wejsc, czy tez nie. W przypadku, gdy zadany adres wirtualny zostaje wykryty w pamieci aso- cjacyjnej, wówczas odczytuje sie odpowiadajacy mu adres rzeczywisty i wykorzystuje sie dostep natychmiastowy do pamieci wewnetrznej. W przy¬ padku, gdy zadany adres wirtualny i odpowiada¬ jacy mu adres rzeczywisty nie zostaly wykryte w w pamieci asocjacyjnej, wówczas uklad przetwa¬ rzajacy zapoczatkowuje wykonywanie programu przeszukiwania tablic adresowych w pamieci wew¬ netrznej w celu ustalenia polozenia zadanego adresu wirtualnego i odpowiadajacego mu adresu rzeczywistego. W przypadku wykrycia zadanego adresu wirtualnego, odpowiadajacy mu adres rze¬ czywisty jest odczytywany dla umozliwienia do¬ stepu do pamieci wewnetrznej. W przypadku bra¬ ku wykrycia zadanych danych w tablicach pa- mieci wewnetrznej, przeprowadzany jest program nadzorczy dla wykrycia okreslonych adresów w pamieci dyskowej i przekazania adresów do pamieci rzeczywistej.
Zwykle wykorzystuje sie najmniej ostatnio uzy- a* wany algorytm do utrzymania w szybkiej pamieci asocjacyjnej tylko najczesciej ostatnio uzywanego odniesienia adresów wirtualnego do rzeczywistego.
Zatem, jezeli w pamieci asocjacyjnej nie wykryto zadanych adresów, a nastepnie zadane adresy wy- kryto w pamieci wewnetrznej, wówczas poszuki¬ wane adresy wirtualny i rzeczywisty sa przeno¬ szone do komórki pamieci najmniej ostatnio uzy¬ wanych adresów rzeczywistego i odpowiadajacego mu wirtualnego. Ilekroc zostaje uniewazniona strona w pamieci rzeczywistej, tylekroc cala za¬ wartosc pamieci asocjacyjnej jest kasowana, w celu zapewnienia pojemnosci dla nowych wir¬ tualnych i odpowiadajacych im rzeczywistych adresów nowego programu. 46 W znanych ukladach czesc pamieci wewnetrznej zarezerwowana jest dla takich czesci sytemu pracy jak program nadzorczy. Ponadto w czesci pamieci wewnetrznej, której odpowiadaja adresy nizszego rzedu, ponizej danej granicy, umieszczone sa ob- 45 szary masowej obslugi systemu, stale programy danych wejsciowo-wyjsciowy eh, obszary buforowe, a nawet obszary przejsciowe systemu pracy.
Oprócz tego w systemach, wykorzystujacych pa¬ miec wirtualna i tlumaczenie adresów wirtual- 60 nych na rzeczywiste dla dostepu do pamieci wew¬ netrznej, znane jest przydzielanie adresu wirtual¬ nego dla informacji czesci pamieci wewnetrznej, której odpowiadaja adresy nizszego rzedu, który to adres wirtualny jest równy odpowiedniemu adresowi rzeczywistemu. Mimo tego, przy adre¬ sowaniu tej czesci pamieci wewnetrznej stosowana jest taka sama procedura tlumaczenia adresu.
Celem wynalazku jest znaczne skrócenie czasu tlumaczenia adresów wirtualnych na rzeczywiste, w zwiazanego z czescia pamieci wewnetrznej, której odpowiadaja adresy nizszego rzedu, poprzez wyeli¬ minowanie tlumaczenia adresów nizszego rzedu, ponizej danej granicy (lub w okreslonym obszarze), a w zamian wykorzystanie adresu wirtualnego 65 dla dostepu do pamieci wewnetrznej.100121 6 Cel ten osiagnieto wedlug wynalazku dzieki te¬ mu, ze uklad zawiera rejestr adresów o wartosci granicznej dolaczony do komparatora, którego wejscia sa dolaczone do wyjscia rejestru adresów wirtualnych i wyjscia rejestru adresów o wartosci granicznej, element kombinacyjny I, laczacy wyjscie rejestru adresów wirtualnych z rejestrem adresowym pamieci wewnetrznej, przy czym wejscie sterujace elementu I jest dolaczone do wyjscia komparatora.
Zaleta ukladu wedlug wynalazku jest to, ze zapobiega on niepotrzebnym operacjom tlumacze¬ nia i pamiec asocjacyjna dla szybkich tlumaczen jest lepiej wykorzystywana. Dzieki temu uzyskuje sie znaczne oszczednosci w czasie i wydajnosci ukladu wedlug wynalazku.
Istnieje znaczny udzial tlumaczenia adresów wirtualnych odnoszacych sie do czesci pamieci wewnetrznej, której odpowiadaja adresy niskiego rzedu. Obszar ten zawiera informacje o duzej czestosci uzywania. Na przyklad, wiekszosc pro¬ gramów nadzorczych to zestaw rozkazów o duzej czestosci uzywania. Ponadto dzieki wynalazkowi uzyskuje sie znaczne zmniejszenie wprowadzenia i przechowywania biezacych adresów w pamieci asocjacyjnej. Czesciowo jest to powodowane fak¬ tem, ze teraz nie wymaga sie wprowadzania. do pamieci asocjacyjnej jakichkolwiek wirtualnych i odpowiadajacych im rzeczywistych adresów dla dostepu do omawianej czesci pamieci wewnetrznej.
W zwiazku z tym zostala zmniejszona czestotliwosc wymiany ostatnio najmniej uzywanych adresów.
Ponadto odniesienie do pewnych czesci pamieci powoduje przemieszczenie (wymiane) wejsc w pa¬ mieci asocjacyjnej, co jest przyczyna rozwleklosci informacji w odniesieniu do tablic stron pamieci wewnetrznej. Dzieki wynalazkowi za pomoca pro¬ stego wykorzystania adresu wirtualnego dla do¬ stepu do pamieci w wybranej jej czesci, osiegnieto skrócenie czasu tlumaczenia o okolo 15—25%.
Przedmiot wynalazku jest uwidoczniony w przy¬ kladzie wykonania na rysunku, na którym jest przedstawiony fragment systemu, zawierajacy uklad wybierania adresu dla pamieci wewnetrznej w systemie przetwarzania danych.
System, którego fragment jest przedstawiony na rysunku, moze byc jednym z wielu znanych syste¬ mów. Dostep do pamieci wewnetrznej 6 mozliwy jest po dostarczeniu adresu wirtualnego z ukladu przetwarzajacego 1 do komparatora 2 i szybkiej pamieci asocjacyjnej 3, korzystnie poprzez rejestr 4 i lacze 12.
Uklad wedlug wynalazku zawiera nie stosowane dotad w takich ukladach: komparator 2, rejestr 5 adresów o wartosci granicznej, linie laczaca wejscie komparatora 2 i element I 13, element 15 sygna¬ lów zakazu i element I 16 oraz linie laczaca wejscie 17 elementu I 16 z wyjsciem kompara¬ tora 2.
Rejestr 5 przechowuje wartosc odpowiadajaca bitom wyzszego rzedu adresu o wartosci granicznej (wartosc strony)* okreslonego przez pamiec wew¬ netrzna 6 a ponizej tej granicy wirtualne i odpo¬ wiadajace im adresy rzeczywiste sa równe. Na przyklad, jesli strona ma dwa tysiace bajtów, wówczas rejestr 5 nie wymaga dwunastu bitów nizszego rzedu adresu strony.
Sygnal z wyjscia 10 komparatora 2 jest dopro¬ wadzany do elementu kombinacyjnego I 13, w celu skierowania adresu wirtualnego laczem do rejestru adresowego 14 pamieci wewnerznej 6 wówczas, gdy dostarczone przez uklad przetwarzajacy 1 bity wyzszego rzedu adresu wirtualnego sa mniejsze od wartosci przechowywanej w rejestrze 5. Z wyjscia 10 sygnal jest dostarczany równiez do elementu dostarczajacego sygnaly zakazu, aby zapobiec przejsciu jakiegokolwiek adresu rzeczywistego z pamieci 3 do rejestru 14 wówczas, gdy tlumacze¬ nie nie jest wymagane.
Element I 16 dostarcza do ukladu przetwarzaja¬ cego 1 sygnal dla rozpoczecia przeszukiwania tablic 7 i 8—1 do 8—N wówczas, jesli do jego wejsc 17 i 18 doprowadzone sa sygnaly. Sygnaly z komparatora 2 i pamieci 3 doprowadzane sa do 2e wejsc 17 i 18 wtedy, gdy biezacy adres wirtualny w rejestrze 4 jest wiekszy lub równy adresowi 0 wartosci granicznej w rejestrze 5 i nie jest wykrywany w pamieci 3.
Uklad logiczny 20 jest dolaczony zarówno do wejscia, jak i do wyjscia pamieci asocjacyjnej 3 i sluzy do okreslania wejscia adresu wirtualnego i odpowiadajacego mu adresu rzeczywistego w pa¬ mieci asocjacyjnej 3, które jest wymieniane wów¬ czas, gdy inowy adres jest wprowadzamy do pa- mieci 3.
W zwiazku z powyzszym aidres wirtuadny do¬ starczony z centralnego ukladu przetwarzajacego 1 porównany jest z wartoscia rejestru 5. W przy¬ padku, gdy adres wirtualny jest mniejszy od 33 adresu o wartosci granicznej, pamiec wewnetrzna 6 umozliwia dostep dla adresu wirtualnego.
W przypadku, gdy adres wirtualny jest równy lub wiekszy od adresu o wartosci granicznej, adres wirtualny jest wykorzystany jako zmienna nieza- 40 lezna wejscia przeszukujacego pamieci asocjacyj¬ nej 3, która jest przeszukiwana w celu stwierdze¬ nia, czy zawiera ona adresy: wirtualny i odpowia¬ dajacy mu rzeczywisty. Przy wykryciu w pamieci asocjacyjnej adresu wirtualnego, adres rzeczywisty 45 jest wykorzystany dla dostepu do pamieci wew¬ netrznej 6. Przy braku w ukladzie asocjacyjnym adresu wirtualnego, sygnal sterujacy jest przeno¬ szony do ukladu przetwarzajacego 1 dla rozpocze¬ cia operacji tlumaczenia adresów, przy uzyciu 50 tablic bloków i stron, lub operacji zastapienia strony, co jest znane ze stanu techniki.
Okreslenie adresu o wartosci granicznej dla pod¬ stawowych elementów pamieci wewnetrznej, tzn. adresu dostarczanego do rejestru 5 jest dokonywa- 55 ne w petli mikr©programowej, która zaczyna sie w tablicach stron przy zerze adresu wirtualnego i tworzy obciazony adres rzeczywisty na adresie wirtualnym. Oznacza to, ze adres rzeczywisty jest odczytywany i porównywany z adresem wirtual¬ nym w celu stwierdzenia ich równosci. W przy¬ padku równosci adresów wirtualnego i rzeczy¬ wistego, adres wirtualny zostaje zwiekszony o po¬ jemnosc strony i nastepuje ponowne porównanie adresu wirtualnego nastepnego wejscia do tablicy 65 z adresem rzeczywistym przechowywanym na 60100 121 8 wejsciu. Jest to przeprowadzane az do momentu, gdy zabraknie obciazonego adresu rzeczywistego (to znaczy, gdy adresy rzeczywisty i wirtualny nie sa równe) albo do momentu, gdy osiagnieta zosta^ nie pojemnosc adresowania rejestru 5.
W koncu adres wirtualny najwyzszej wartosci uzyskany w poprzednich stopniach jest wprowa¬ dzany do rejestru 5 jako adres o wartosci gra¬ nicznej w pamieci wewnetrznej 6.

Claims (2)

1. Zastrzezenia patentowe i. Uklad wybierania adresu dla pamieci wew¬ netrznej w systemie przetwarzania danych, zawie¬ rajacy rejestr adresów wirtualnych, rejestr adre¬ sowy pamieci wewnetrznej, którego wyjscie jest dolaczone do pamieci wewnetrznej, pamiec asocja¬ cyjna dla adresów wirtualnych i odpowiadajacych im adresów rzeczywistych, której wejscie jest do- 10 15 laczone do wyjscia rejestru adresów wirtualnych i, której wyjscie adresowe jest dolaczone poprzez uklad przenoszenia do rejestru adresowego pamieci wewnetrznej, znamienny tym, ze zawiera rejestr (5) adresów o wartosci granicznej dolaczony do komparatora (2), którego wejscia sa dolaczone do wyjscia rejestru (4) adresów wirtualnych i wyjscia rejestru (5) adresów o wartosci granicznej, element kombinacyjny I (13), laczacy wyjscie rejestru (4) adresów wirtualnych z rejestrem adresowym (14) pamieci wewnetrznej, przy czym wejscie sterujace elementu I (13) jest dolaczone do wyjscia kompa- tora (2).
2. Uklad wedlug zastrz. 1, znamienny tym, ze zawiera element (15) dostarczajacy sygnaly zakazu, wlaczony pomiedzy wyjscie adresowe pamieci asocjacyjnej (3) i rejestr adresowy (14) pamieci wewnetrznej i posiadajacy wejscie sterujace; które jest dolaczone do Wyjscia komparatora (2). LZGraf. 2-d Nr 2 — 1475/78 105 egz. A-4 Cena 45 zl
PL16417773A 1972-07-21 1973-07-19 Uklad wybierania adresu dla pamieci wewnetrznej w systemie przetwarzania danych PL100121B1 (pl)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US27404072A 1972-07-21 1972-07-21

Publications (1)

Publication Number Publication Date
PL100121B1 true PL100121B1 (pl) 1978-09-30

Family

ID=23046519

Family Applications (1)

Application Number Title Priority Date Filing Date
PL16417773A PL100121B1 (pl) 1972-07-21 1973-07-19 Uklad wybierania adresu dla pamieci wewnetrznej w systemie przetwarzania danych

Country Status (19)

Country Link
JP (1) JPS5444175B2 (pl)
AR (1) AR204699A1 (pl)
AU (1) AU472173B2 (pl)
BG (1) BG28079A3 (pl)
BR (1) BR7305500D0 (pl)
CA (1) CA985789A (pl)
CH (1) CH550437A (pl)
DD (1) DD106911A5 (pl)
DE (1) DE2331394B1 (pl)
ES (1) ES416400A1 (pl)
FR (1) FR2194328A5 (pl)
GB (1) GB1429850A (pl)
HU (1) HU170278B (pl)
IT (1) IT1003084B (pl)
NL (1) NL7309695A (pl)
PL (1) PL100121B1 (pl)
RO (1) RO72464A (pl)
SU (1) SU784814A3 (pl)
YU (1) YU35688B (pl)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5171648A (pl) * 1974-12-18 1976-06-21 Panafacom Ltd
JPS5275931A (en) * 1975-12-22 1977-06-25 Oki Electric Ind Co Ltd Memory address extension mechanism for information processing unit
JPS5821305B2 (ja) * 1976-05-31 1983-04-28 横河電機株式会社 計算機
JPS5821307B2 (ja) * 1976-09-14 1983-04-28 横河電機株式会社 アドレス変換機能を持つたデ−タ処理装置
JPS5821306B2 (ja) * 1976-09-14 1983-04-28 横河電機株式会社 アドレス変換機能を持つたデ−タ処理装置
JPS5435637A (en) * 1977-08-25 1979-03-15 Toshiba Corp Address conversion system
JPS5435638A (en) * 1977-08-25 1979-03-15 Toshiba Corp Address converter
DE2842288A1 (de) * 1978-09-28 1980-04-17 Siemens Ag Datentransferschalter mit assoziativer adressauswahl in einem virtuellen speicher

Also Published As

Publication number Publication date
BG28079A3 (en) 1980-02-25
GB1429850A (en) 1976-03-31
CA985789A (en) 1976-03-16
JPS5444175B2 (pl) 1979-12-24
AU472173B2 (en) 1976-05-20
YU35688B (en) 1981-04-30
HU170278B (pl) 1977-05-28
NL7309695A (pl) 1974-01-23
CH550437A (de) 1974-06-14
DD106911A5 (pl) 1974-07-05
AU5730773A (en) 1975-01-09
IT1003084B (it) 1976-06-10
DE2331394B1 (de) 1974-01-10
AR204699A1 (es) 1976-02-27
SU784814A3 (ru) 1980-11-30
FR2194328A5 (pl) 1974-02-22
ES416400A1 (es) 1976-02-16
DE2331394A1 (pl) 1974-01-10
JPS4953338A (pl) 1974-05-23
BR7305500D0 (pt) 1974-08-22
RO72464A (ro) 1981-06-26
YU177573A (en) 1980-10-31

Similar Documents

Publication Publication Date Title
US3693165A (en) Parallel addressing of a storage hierarchy in a data processing system using virtual addressing
US5778429A (en) Parallel processor system including a cache memory subsystem that has independently addressable local and remote data areas
US4571676A (en) Memory module selection and reconfiguration apparatus in a data processing system
US4769771A (en) Multiprocessor system comprising a plurality of data processors which are interconnected by a communication network
US5590301A (en) Address transformation in a cluster computer system
US4648035A (en) Address conversion unit for multiprocessor system
US4835734A (en) Address translation apparatus
US4425617A (en) High-speed data sorter
US5040153A (en) Addressing multiple types of memory devices
US4234934A (en) Apparatus for scaling memory addresses
US6032246A (en) Bit-slice processing unit having M CPU's reading an N-bit width data element stored bit-sliced across M memories
US5129075A (en) Data processor with on-chip logical addressing and off-chip physical addressing
US3526878A (en) Digital computer system
EP0116591A1 (en) MULTIPROCESSOR SYSTEM FOR HANDLING CALLS BETWEEN PROCESSORS.
US4254463A (en) Data processing system with address translation
EP0031840A1 (en) Memory system
US4513369A (en) Information processing system
PL100121B1 (pl) Uklad wybierania adresu dla pamieci wewnetrznej w systemie przetwarzania danych
US4949243A (en) Data processing system intended for the execution of programs in the form of search trees, so-called or parallel execution
US4897813A (en) Partially programmable read-only memory system
US4338662A (en) Microinstruction processing unit responsive to interruption priority order
US4646230A (en) Data transfer control system
CA1140268A (en) Addressing range expansion
EP0077619A1 (en) Data-packet driven digital computer
GB2053535A (en) Memory using either of 2 chip sizes