NO870542L

NO870542L - Computer networks.

Info

Publication number: NO870542L
Application number: NO870542A
Authority: NO
Inventors: Francis Ronald Gloyne; Philip David Harvey
Original assignee: Bicc Plc
Priority date: 1985-07-01
Filing date: 1987-02-11
Publication date: 1987-02-11
Also published as: NO870542D0

Description

Foreliggende oppfinnelse angår et synkronisert datanettverk og en anordning som opprettholder synkroniseringen av datanettverket i tilfelle det oppstår svikt i visse kompo-nenter i nettverket. The present invention relates to a synchronized data network and a device which maintains the synchronization of the data network in the event of a failure in certain components in the network.

Vellykket overføring av data over datakjeder er avhengig av at man holder begge ender av kjeden synkronisert. Svikt i klokkekilder eller datalinjer kan føre til at nettverket "løper fritt" eller endt felt kan bli tidsstyrt av en klokkekilde som ikke er synkronisert i forhold til klokke-kilden ved et annet felt. Successful transmission of data across data chains depends on keeping both ends of the chain synchronized. Failure of clock sources or data lines can cause the network to "run freely" or end fields can be timed by a clock source that is not synchronized with the clock source at another field.

Hensikten med foreliggende oppfinnelse er å komme frem til et datanettverk som vil bli holdt synkronisert, også om noen av komponentene i nettverket skulle svikte. The purpose of the present invention is to arrive at a computer network that will be kept synchronized, even if some of the components in the network should fail.

I henhold til dette er man kommet frem til et datanettverk omfattende en rekke multiplexere som er forbundet med hverandre med datakjeder, en rekke klokkekilder, og en rekke klokkevelgere, der hver klokkevelger er tilknyttet en av multiplexerene, og der finnes anordninger til frembringelse av et eller flere prøvesignaler med klokkevelgerene innrettet til å motta et eller flere av prøvesignalene, bestemme tilstedeværelse eller ikke av disse signaler, for å fastslå tilstanden for et eller flere av de innkommende signaler, valg av et klokkesignal i på forhånd bestemt hierarkisk orden og tilføre dette klokkesignal til den tilhørende multiplekser eller, som et alternativ, å stille inn den tilhørende multiplexer til Slave for Mottak modus, hvori den tilhørende multiplexer tar innkommende klokkeksignaler fra en av de andre multiplexere som sin tidsstyrekilde. In accordance with this, a computer network has been arrived at comprising a number of multiplexers which are connected to each other with data chains, a number of clock sources, and a number of clock selectors, where each clock selector is associated with one of the multiplexers, and there are devices for producing one or multiple sample signals with the clock selectors arranged to receive one or more of the sample signals, determine the presence or absence of these signals, to determine the state of one or more of the incoming signals, selecting a clock signal in a predetermined hierarchical order and applying this clock signal to the associated multiplexer or, as an alternative, to set the associated multiplexer to Slave for Receive mode, in which the associated multiplexer takes incoming clock signals from one of the other multiplexers as its timing source.

Prøvesignalene kan mottas enten direkte fra en klokkekilde eller fra en fjerntliggende multiplexer, for å fastslå tilstanden av den mellomliggende datakjede. I noen tilfeller vil derfor prøven angå tilstanden av datanettverket, i stedet for å være en direkte prøve vedrørende et innkommende klokkesignal. Klokkevelgeren eller klokkevelgerene kan med fordel være innrettet til å stille sine tilhørende multiplexere til Slave for Mottak modus ved fravær av alle det eller de nevnte prøvesignaler. The sample signals can be received either directly from a clock source or from a remote multiplexer, to determine the state of the intermediate data chain. In some cases, therefore, the test will concern the state of the computer network, rather than being a direct test regarding an incoming clock signal. The clock selector or clock selectors can advantageously be arranged to set their associated multiplexers to Slave for Receive mode in the absence of all of the test signals mentioned.

Minst en klokkevelger er fortrinnsvis forsynt med en eller flere hjelpeklokkekilder, mens den minst ene klokkevelger er innrettet til å tilføre klokkeksignaler fra en av den ene eller flere hjelpeklokkekilder til den tilhørende multiplexer ved fravær av innkommende klokkesignaler fra alle de andre multiplexere. At least one clock selector is preferably provided with one or more auxiliary clock sources, while the at least one clock selector is arranged to supply clock signals from one of the one or more auxiliary clock sources to the associated multiplexer in the absence of incoming clock signals from all the other multiplexers.

Klokkekildene er fortrinnsvis synkronisert med hverandre. Dette gjør det mulig for fjerne multiplexere å bli synkronisert fra deres egen lokale synkroniserte klokkekilde, i motsetning til fra en enkelt hovedklokke. The clock sources are preferably synchronized with each other. This allows remote multiplexers to be synchronized from their own local synchronized clock source, as opposed to from a single master clock.

Oppfinnelsen består videre i et datanettverk som har en rekke multiplexere koblet til hverandre med datakjeder, en rekke klokkekilder, anordninger til frembringelse av ett eller flere prøvesignaler, og en rekke klokkevelgere, der hver klokkevelger er tilsluttet en av multiplexerene, og omfattende klokkeinngangs-anordninger ved hjelp av hvilke ett eller flere klokkeksignaler blir inngang til klokkevelgeren, prøveinngangsanordninger, med hvilke ett eller flere prøve-signaler blir til inngang for klokkevelgeren, en prøveenhet for bestemmelse av tilstedeværelse eller ikke av det ene eller de flere prøvesignaler og venderanordninger for valg av ett klokkesignal i en på forhånd bestemt hierarkisk orden, med tilførsel av det nevnte klokkesignal til dets tilhørende multiplexer eller, som et alternativ, innstilling av dets tilhørende multiplexer til Slave til Mottak modus, hvori den tilhørende multiplexer tar innkommende klokkesignaler fra en av de andre multiplexere som sin tidsstyrekilde, hvilke venderanordninger påvirkes av signaler fra prøveenheten. Anordningen til frembringelse av ett eller flere prøvesig-naler omfatter fortrinnsvis en eller flere av multiplexerene. På denne måte vil svikt i en fjerntliggende multiplexer eller den mellomliggende datakjede bevirke et fravær av et prøve-signal, noe som starter opp en eller flere av klokkevelgerene. The invention further consists in a computer network which has a number of multiplexers connected to each other with data chains, a number of clock sources, devices for producing one or more sample signals, and a number of clock selectors, where each clock selector is connected to one of the multiplexers, and extensive clock input devices by with the help of which one or more clock signals become input to the clock selector, test input devices, with which one or more test signals become input for the clock selector, a test unit for determining the presence or absence of the one or more test signals and turning devices for selecting one clock signal in a predetermined hierarchical order, supplying said clock signal to its associated multiplexer or, as an alternative, setting its associated multiplexer to Slave to Receive mode, wherein the associated multiplexer takes incoming clock signals from one of the other multiplexers as its time control source, whi All turning devices are affected by signals from the test unit. The device for producing one or more sample signals preferably comprises one or more of the multiplexers. In this way, failure of a remote multiplexer or the intermediate data chain will cause an absence of a sample signal, which starts up one or more of the clock selectors.

Oppfinnelsen består videre i en klokkevelger som er innrettet til å bli tilknyttet en multiplexer og har klokkeinngangsa-nordning ved hjelp av hvilken et eller flere klokkesignaler kommer som inngang til klokkevelgeren, en prøveenhet for bestemmelse av tilstedeværelse eller ikke av de nevnte ett eller flere prøvesignaler og venderanordninger for valg av et klokkesignal i hierarkisk orden med tilførsel av klokkesignalet til den tilhørende multiplexer eller, som et alternativ, innstilling av den tilhørende multiplexer til Slave til Mottak modus, hvilke venderanordninger blir påvirket av signaler fra prøveenheten. Prøveenheten kan med fordel, ved fravær av prøvesignal eller prøvesignaler sende et signal for å bringe venderanordningen til å stille inn den tilhørende multiplexer på Slave til Mottak modus. Oppfinnelsen ligger videre i et datanettverk innbefattende en klokkevelger som tidligere beskrevet. The invention further consists in a clock selector which is arranged to be connected to a multiplexer and has a clock input device by means of which one or more clock signals come as input to the clock selector, a test unit for determining the presence or absence of the said one or more test signals and turning devices for selecting a clock signal in hierarchical order with supplying the clock signal to the associated multiplexer or, as an alternative, setting the associated multiplexer to Slave to Receive mode, which turning devices are affected by signals from the test unit. The test unit can advantageously, in the absence of a test signal or test signals, send a signal to cause the turning device to set the associated multiplexer to Slave to Receive mode. The invention further lies in a computer network including a clock selector as previously described.

Dessuten er man ved oppfinnelsen kommet frem til en fremgangsmåte til valg av klokkekilde for en multiplexer i et datanettverk, omfattende en rekke multiplexere som er forbundet med hverandre med datakjeder, der fremgangsmåten innbefatter følgende trinn: Sending av et eller flere prøvesignaler fra en multiplexer til en annen, bestemmelse av tilstedeværelse eller fravær av innkommende prøvesignaler ved en bestemt multiplexer, og avhengig av tilstedeværelse eller fravær av et eller flere prøvesignaler, valg av et klokkesignal i en på forhånd bestemt hierarkisk orden og fremføring av dette til den nevnte bestemtemultiplexer, eller som et alternativ, innstilling av den bestemte multiplexer til Slave til Mottak modus, der den tar innkommende klokkesignaler fra en av de andre multiplexere som sin tidsstyrekilde. Den bestemte multiplexer blir fortrinnsvis stilt inn på Slave til Mottak modus ved fravær av et hvilket som helst prøvesignaler eller prøvesignaler ved multiplexeren. In addition, the invention has arrived at a method for selecting a clock source for a multiplexer in a computer network, comprising a number of multiplexers that are connected to each other with data chains, where the method includes the following steps: Sending one or more test signals from a multiplexer to a second, determining the presence or absence of incoming sample signals at a particular multiplexer, and depending on the presence or absence of one or more sample signals, selecting a clock signal in a predetermined hierarchical order and presenting this to the said particular multiplexer, or as a Alternatively, setting the particular multiplexer to Slave to Receive mode, where it takes incoming clock signals from one of the other multiplexers as its timing source. The particular multiplexer is preferably set to Slave to Receive mode in the absence of any sample or sample signals at the multiplexer.

Oppfinnelsen er kjennetegnet ved de i kravene gjengitte trekk og vil i det følgende bli forklart nærmere under henvisning til tegningene der: Figur 1 er et skjematisk diagram for et datanettverk i henhold til oppfinnelsen, The invention is characterized by the features reproduced in the claims and will be explained in more detail below with reference to the drawings in which: Figure 1 is a schematic diagram for a computer network according to the invention,

figur 2 er et skjematisk diagram for en klokkevelger i henhold til et ytterligere trekk ved oppfinnelsen, figure 2 is a schematic diagram of a clock selector according to a further feature of the invention,

figurene 3 til 7 er skjematiske diagrammer for datanettverket på figur 1 under forskjellige arbeidsforhold, figures 3 to 7 are schematic diagrams of the computer network of figure 1 under different working conditions,

figur 8 er et skjematisk diagram for et datanettverk i henhold til oppfinnelsen, der nettverket innbefatter en rekke synkroniserte klokkekilder og figure 8 is a schematic diagram for a computer network according to the invention, where the network includes a number of synchronized clock sources and

figur 9 er et koblingsskjema for klokkevelgeren på figur 2. figure 9 is a connection diagram for the clock selector in figure 2.

På figur 1 er det vist et datanettverk som omfatter multiplexere M/X(A) til M/X(F), M/X(A) og M/X(C) i feltet X, M/X(B) og M/X(E) i feltet Y og M/X(D) og M/X(F) i feltet Z. Høyhastighets-aggregatdata-kjeder forbinder de tre felt med kjeden 1 mellom feltene X og Y, kjeden 2 mellom feltene X og Z og kjeden 3 mellom feltene Y og Z. Figure 1 shows a computer network comprising multiplexers M/X(A) to M/X(F), M/X(A) and M/X(C) in the field X, M/X(B) and M /X(E) in field Y and M/X(D) and M/X(F) in field Z. High-speed aggregate data chains connect the three fields with chain 1 between fields X and Y, chain 2 between fields X and Z and the chain 3 between fields Y and Z.

Hver multiplexer har en tilhørende klokkevelgerkrets CS(A) til CS(F). Ved feltet X finnes det tre synkroniserende masterklokker MC(1), MC(2) og MC(3) og klokkene fører synkroniseringssignalet samtidig til klokkevelgere CS(A) og CS(C). To hjelpemasterklokker AMC(l) og AMC(2) finnes i feltet Y for å mate klokkevelgeren CS(E) via en ELLER/OG port som er vist generelt ved 4. Each multiplexer has an associated clock selector circuit CS(A) to CS(F). At field X there are three synchronizing master clocks MC(1), MC(2) and MC(3) and the clocks carry the synchronization signal simultaneously to clock selectors CS(A) and CS(C). Two auxiliary master clocks AMC(l) and AMC(2) are provided in field Y to feed the clock selector CS(E) via an OR/AND gate shown generally at 4.

Som vist på figur 2, har hver klokkevelgerkrets innganger 1^, lg og I3, prøveinnganger T]_, T2og T3og en utgang som sender signaler til den tilhørende multiplexer. Generelt sett sender klokkevelgeren til multiplexeren signaler fra en av sine innganger 1^, lg eller I3avhengig av tilstedeværelse av et signal ved den respektive prøveinngang. Ved fravær at signaler ved en hvilken som helst av prøveinngangene , T2eller T3stiller klokkevelgerkretsen multiplexeren i Slave til Mottak modus under hvilken innkommende synkroniserings-klokkesignaler fra en fjerntliggende multiplexer benyttes som tidsstyrekilde for multiplexeren. As shown in Figure 2, each clock selector circuit has inputs 1^, 1g and I3, sample inputs T]_, T2 and T3 and an output which sends signals to the associated multiplexer. Generally speaking, the clock selector sends signals to the multiplexer from one of its inputs 1^, 1g or I3 depending on the presence of a signal at the respective sample input. In the absence of signals at any of the test inputs, T2 or T3, the clock selector circuit sets the multiplexer in Slave to Receive mode during which incoming synchronization clock signals from a remote multiplexer are used as a time control source for the multiplexer.

Den normale drift av datanettverket er vist på figur 3. Et klokkesignal fra klokken MC(1) er inngang til CS(A) ved inngangen 1^og en prøvesignalinngang til . Påvisning av tilstedeværelse av et signal ved T^fører til at klokkevelgeren sender klokkesignaler til M/X(A), hvilke signaler sendes langs kanalen 1 mellom M/X(A) og M/X(B) via aggregatdatakjeden 1. Kanalen 1 for M/X(B) benyttes som prøveinngang T3for CS(E). Ved påvisning av et signal ved T3, CS(E) anvender inngangen I3, som er klokkesignalet fra MC(1), idet det kommer fra M/X(B) som virker som synkroniseringsklokke for M/X(E). På samme måte blir klokkesignalet overført gjennom kanalen 1 mellom M/X(E) og M/X(F) via linjen 3, ført til M/X(D) gjennom klokkevelgeren CS(D) og videre til M/X(C) via linjen 2. På denne måte blir overføring av data gjennom nettverket i en retning hele tiden synkronisert fra en enkel masterklokke MC(l). The normal operation of the computer network is shown in Figure 3. A clock signal from the clock MC(1) is input to CS(A) at input 1^ and a sample signal input to . Detection of the presence of a signal at T^ causes the clock selector to send clock signals to M/X(A), which signals are sent along channel 1 between M/X(A) and M/X(B) via aggregate data chain 1. Channel 1 for M/X(B) is used as test input T3 for CS(E). Upon detection of a signal at T3, CS(E) uses input I3, which is the clock signal from MC(1), as it comes from M/X(B) which acts as a synchronization clock for M/X(E). In the same way, the clock signal is transmitted through channel 1 between M/X(E) and M/X(F) via line 3, passed to M/X(D) through the clock selector CS(D) and on to M/X(C) via line 2. In this way, transmission of data through the network in one direction is constantly synchronized from a single master clock MC(l).

Den samme masterklokke benyttes for å synkronisere dataover-føringer i den motsatte retning ved å mate signalet fra MC(1) til M/X(C) via dens klokkevelgerkrets CS(C). Disse signaler føres mellom multiplexerene på kanal 2 og igjen benyttet som en prøveinngang til klokkevelgerene CS(F) og CS(B). Hele datanettverket blir synkronisert fra en enkel klokkekilde som vist på figur 3, der pilene viser hvorledes de synkroniserende klokkeksignaler sendes rundt kretsen. The same master clock is used to synchronize data transfers in the opposite direction by feeding the signal from MC(1) to M/X(C) via its clock selector circuit CS(C). These signals are passed between the multiplexers on channel 2 and again used as a test input to the clock selectors CS(F) and CS(B). The entire computer network is synchronized from a single clock source as shown in figure 3, where the arrows show how the synchronizing clock signals are sent around the circuit.

Hvis av en eller annen grunn MC(1) skulle svikte, vil man ikke ha noe signal ved prøveinngangen T^for CS(A) og CS(C). Hvis et signal finnes ved T2, , vil imidlerltid de to klokke-velgerkretser sende til de tilhørende multiplexere signalet fra MC(2) til inngang I2. Selv om MC(1) og MC(2) ikke nødvendigvis er nøyaktig synkronisert, vil hele nettverket nu være synkronisert fra MC(2), og nettverket forblir synkronisert. Skulle masterklokken MC(2) også svinkte, vil klokkevelgerkretsene CS(A) og CS(C) velge MC(3) som synkroniseringsklokke for datanettverket. If for some reason MC(1) were to fail, one would have no signal at the test input T^ for CS(A) and CS(C). If a signal is found at T2, , the two clock-selector circuits will, however, send to the associated multiplexers the signal from MC(2) to input I2. Although MC(1) and MC(2) are not necessarily exactly synchronized, the entire network will now be synchronized from MC(2), and the network will remain synchronized. Should the master clock MC(2) also fluctuate, the clock selector circuits CS(A) and CS(C) will select MC(3) as the synchronization clock for the data network.

I det lite tenkelige tilfelle at alle tre masterklokker skulle svikte, vil en hjelpeklokkekilde som finnes i et annet felt, bli koblet inn for å synkronisere datanettverket. Da masterklokkene MC(1) til MC(3) avgir signalet til kanalene 1 og 2, ville det hvis alle tre svikter samtidig, ikke bli noe signal ved inngangene til ELLER porten 5 ved feltet Y. ELLER/OG porten 4 vil dermed koble inn hjelpeklokken AMC(l). En andre hjelpeklokke AMC(2) finnes som støtte for AMC(l). In the unlikely event that all three master clocks should fail, an auxiliary clock source located in another field will be connected to synchronize the data network. As the master clocks MC(1) to MC(3) emit the signal to channels 1 and 2, if all three fail at the same time, there would be no signal at the inputs of OR gate 5 at field Y. OR/AND gate 4 would thus switch on the auxiliary clock AMC(l). A second auxiliary clock AMC(2) exists to support AMC(l).

Når CS(A) og CS(C) ikke har noe signal ved noen av deres prøveinnganger , T2eller T3, vil de koble deres tilhørende multiplexere M/X(A) og M/X(C) til Slave til Mottak modus. Hele nettverket vil derfor nu være synkronisert fra AMC(l) i feltet Y, som vist på figur 4. When CS(A) and CS(C) have no signal at any of their test inputs, T2 or T3, they will switch their associated multiplexers M/X(A) and M/X(C) to Slave to Receive mode. The entire network will therefore now be synchronized from AMC(l) in field Y, as shown in Figure 4.

Synkronisering av nettverket ved feil i en eller flere av aggregatdatakjedene 1, 2 og 3 vil nu bli omhandlet. Figur 5 viser nettverket med svikt i kjeden 3. På grunn av svikten i kjeden 3 vil det signal som normalt finnes på kanal 2 for M/X(E) mangle. Dermed vil det heller ikke være noe signal på linjen 6 ved T3i CS(B). Siden CS(B) ikke har noen støttende klokkekilder, vil den stille M/X(B) til Slave til Mottak og klokkesignalene som mottas fra M/X(A) vil dermed bli ført tilbake som vist ved 7. På samme måte vil fravær av en høy verdi på kanal 1 fra M/X(F) føre til at CS(D) stiller M/X(D) til Slave til Mottak som vist ved 8. Selv om feltene Y og Z midlertidig er ute av stand til å kommunisere direkte, vil dermed forbindelsene mellom feltet X og de andre felt bli opprettholdt siden nettverket fremdeles synkroniseres fra MC(1). Ved gjenopprettelse av aggregatdatakjeden 3, vil signalene ved T3på CS(B) og CS(D) bli gjenopptatt og nettverket vil gå tilbake til den drift som er vist på figur 3. Synchronization of the network in the event of a failure in one or more of the aggregate data chains 1, 2 and 3 will now be discussed. Figure 5 shows the network with a failure in chain 3. Due to the failure in chain 3, the signal normally found on channel 2 for M/X(E) will be missing. Thus, there will also be no signal on line 6 at T3i CS(B). Since CS(B) has no supporting clock sources, it will set M/X(B) to Slave to Receive and the clock signals received from M/X(A) will thus be fed back as shown at 7. Similarly, absence of a high value on channel 1 from M/X(F) causes CS(D) to set M/X(D) to Slave to Receive as shown at 8. Although fields Y and Z are temporarily unable to communicate directly, the connections between field X and the other fields will thus be maintained since the network is still synchronized from MC(1). When the aggregate data chain 3 is restored, the signals at T3 on CS(B) and CS(D) will be resumed and the network will return to the operation shown in figure 3.

Situasjonen ved svikt i aggregatdatakjeden 1, er gjengitt på figur 6. Ved svikt i kjeden 1 vil man ikke ha noe signal fra kanal 1 til M/X(B) på linje 9 for inngangen T3i CS(E). Imidlertid vil hjelpemasterklokkene AMC(l) og AMC(2) ikke bli koblet inn fordi signalet på kanal 2 fra M/X(E), som fåes fra feltet Z vil sperre ELLER/OG porten 4. Derfor vil klokkevelgeren CS(E) stille M/X(E) til Slave til Mottak somm vist ved 10 på figur 6, og forbindelsene mellom feltene X og Z og feltene Y og Z kan fortsette ubrutt. En lignende situasjon har man hvis kjeden 2 svikter, idet CS(F) da stiller M/X(F) til Slave til Mottak for å føre tilbake de klokkesignaler som mottas fra M/X(E) ved feltet Y. The situation in the event of a failure in aggregate data chain 1 is shown in Figure 6. In the event of a failure in chain 1, there will be no signal from channel 1 to M/X(B) on line 9 for the input T3i CS(E). However, the auxiliary master clocks AMC(l) and AMC(2) will not be engaged because the signal on channel 2 from M/X(E), obtained from field Z, will inhibit the OR/AND gate 4. Therefore, the clock selector CS(E) will set M/X(E) to Slave to Receive as shown at 10 in Figure 6, and the connections between fields X and Z and fields Y and Z can continue unbroken. A similar situation exists if chain 2 fails, as CS(F) then sets M/X(F) to Slave to Receive in order to return the clock signals received from M/X(E) at field Y.

I tilfelle svikt i hvilke som helst to av de tre aggregat-datakjeder, vil synkronisert forbindelse fortsette langs den kjede som fortsatt er i drift. Skulle både kjeden 1 og 2 svikte og derved isolere masterklokkene ved feltet X, vil hjelpemasterklokkene ved feltet Y bli tatt i bruk av ELLER/OG porten 4, som beskrevet tidligere. Denne situasjon er gjengitt på figur 7. In the event of failure of any two of the three aggregate data chains, synchronized connection will continue along the chain that is still in operation. Should both chain 1 and 2 fail and thereby isolate the master clocks at field X, the auxiliary master clocks at field Y will be used by OR/AND gate 4, as described earlier. This situation is shown in figure 7.

Man vil se at ved svikt i synkron!seringsklokkene eller datakjedene, vil de deler av kretsen som fremdeles er i drift fremdeles være synkronisert med hverandre ved hjelp av den selektive omkobling av klokkevelgerkretsene. Synkronisering av datanettverket blir noe forenklet hvis klokkekildene selv er synkroniserte kilder som de fra British Telecom's digitale datalinjer som er kjent som Kilostream. Et datanettverk som innbefatter Kilostream klokkekilder, er vist på figur 8. I stedet for masterklokkene MC(1) etc. og hjelpeklokkene AMC(l) etc, er Kilostream klokkene innganger til klokkevelgerkretsene. Som støtter i det lite tenkelige tilfelle at begge Kilostreamkilder svikter ved en klokkevelger, vil den tredje inngang I3motta en klokkeinngang fra en tilstøtende multiplexer. It will be seen that in case of failure of the synchronization clocks or data chains, the parts of the circuit which are still in operation will still be synchronized with each other by means of the selective switching of the clock selector circuits. Synchronization of the data network is somewhat simplified if the clock sources are themselves synchronized sources such as those from British Telecom's digital data lines known as Kilostream. A computer network including Kilostream clock sources is shown in Figure 8. Instead of the master clocks MC(1) etc. and the auxiliary clocks AMC(l) etc, the Kilostream clocks are inputs to the clock selector circuits. Supporting in the unlikely event that both Kilostream sources fail at a clock selector, the third input I3 will receive a clock input from an adjacent multiplexer.

I stedet for at alle multiplexere synkroniseres fra en masterklokke, synkroniserer hvert felt med Kilostreamkilder sine multiplexere derfra. Skulle et felt ikke ennu være forsynt med Kilostreamkilder som vist ved feltet Z på figur 8, blir en synkroniserende klokkekilde fra et annet felt tatt i bruk som beskrevet i detalj tidligere under henvisning til figurene 3 til 7. Hvis det skulle oppstå svikt i en datakjede eller en lokal Kilostreamkilde, vil klokkevelgerkretsen velge en alternativ Kilostreamkilde, avhengig av tilstedeværelse av et signal ved dennes prøveinnganger, eller hvis ingen kilde er tilgjengelig, stille inn den tilhørende multiplexer på Slave til Mottak nøyaktig som beskrevet tidligere. Instead of all multiplexers being synchronized from a master clock, each field with Kilostream sources synchronizes its multiplexers from there. Should a field not yet be provided with Kilostream sources as shown at field Z in Figure 8, a synchronizing clock source from another field is brought into use as described in detail earlier with reference to Figures 3 to 7. Should a failure of a data chain occur or a local Kilostream source, the clock selector circuit will select an alternative Kilostream source, depending on the presence of a signal at its sample inputs, or if no source is available, set the associated multiplexer to Slave to Receive exactly as described previously.

En typisk klokkevelgerkrets er vist på figur 9. Prøveinn-ganger Ti, T2og T3mates til en koblingsbrikke 20 via en logisk krets som er vist generelt ved 25. Avhengig av signalene som mottas ved inngangene S^ , Sg, S3og S4, betjener brikken 20 en hvilken som helst av venderene 21, 22, 23 eller 24. Venderene 21 til 23 kobler klokkekilder MC(1), MC(2) og MC(3) til en utgangslinje 26 som fører til en multiplexer M/X. Venderen 24 kobler til utgangslinjen 26 signaler fra klokken, mottatt ved multiplexeren over aggregatdatakjeden, hensiktsmessig modifisert med en delekrets som er vist generelt ved 27. Dette er Slave til Mottak valget for klokkevelgeren. A typical clock selector circuit is shown in Figure 9. Sample inputs T1, T2, and T3 are fed to a circuit chip 20 via a logic circuit shown generally at 25. Depending on the signals received at the inputs S^, Sg, S3, and S4, the chip 20 operates a any of inverters 21, 22, 23 or 24. Inverters 21 to 23 connect clock sources MC(1), MC(2) and MC(3) to an output line 26 leading to a multiplexer M/X. Inverter 24 connects to output line 26 signals from the clock, received at the multiplexer over the aggregate data chain, suitably modified with a divider circuit shown generally at 27. This is the Slave to Receive selection for the clock selector.

Ved inngangen til den logiske krets 25 finnes det valgbare forsinkelseskretser 50 som bare overfører forandringer i prøvesignalene T^ , Tg og T3hvis de varer i mer enn en påforhånd bestemt tid. Dette hindrer uønsket utløsning av klokkevelgere ved øyeblikkelig tap av de frembragte prøve-signaler, ikke ved svikt i et klokkesignal, men ved for-holdsvis harmløse, midlertidige virkninger så som bitkorrup-sjon. Den logiske krets omfatter nivåomformere 28 som også virker som invertere, slik at fravær av et signal ved en bestemt prøveinngang frembringer en høy verdi ved utgangen fra dens bestemte nivåomformer 28, for å utløse en ELLER port 29, slik at en alarm 30 settes igang og også for å koble ut den rette av en rekke avlesningslamper 31. At the input to the logic circuit 25 there are selectable delay circuits 50 which only transmit changes in the sample signals T^, Tg and T3 if they last for more than a predetermined time. This prevents unwanted triggering of clock selectors in the event of immediate loss of the generated sample signals, not in the event of a failure of a clock signal, but in the event of relatively harmless, temporary effects such as bit corruption. The logic circuit comprises level converters 28 which also act as inverters, so that the absence of a signal at a particular sample input produces a high value at the output of its particular level converter 28, to trigger an OR gate 29, so that an alarm 30 is triggered and also to disconnect the right one of a number of reading lamps 31.

Fra nivåomformeren 28 blir prøveinngangen T^koblet direkte til S^i brikken 20, mens inngangen Tg føres gjennom en ytterligere inverter 32 og en NOG port 33 før den rekker frem til inngangen Sg. På lignende måte passerer T3gjennom inverteren 34 og NOG porten 35, før den når frem til S3, mens inngangen S4kobles til utgangen fra en ytterligere NOG port 36, der inngangene til denne er inngangene S^, Sg og S3. From the level converter 28, the sample input T^ is connected directly to S^ in the chip 20, while the input Tg is passed through a further inverter 32 and a NOG gate 33 before it reaches the input Sg. In a similar way, T3 passes through the inverter 34 and the NOG gate 35, before it reaches S3, while the input S4 is connected to the output of a further NOG gate 36, where the inputs to this are the inputs S^, Sg and S3.

Brikken 20 betjener en vender når den ser et lavt signal ved en av sine innganger S^til S4. Hvis derfor prøve inngangen T-L er høy på grunn av at MC(1) er i drift, vil signalet S^ha lav verdi på grunn av nivåomf ormeren 28 og venderen 21 vil føre MC(1) til multiplexeren M/X. På grunn av tilstede-værelsen av et lavt signal ved S^vil samtidig utgangen fra NOG portene 33, 35 og 36 være høy og holde venderene 22, 23 og 24 i åpen tilstand. The chip 20 operates a switch when it sees a low signal at one of its inputs S^ to S4. If, therefore, the sample input T-L is high because MC(1) is operating, the signal S^ will be low because of the level converter 28 and the inverter 21 will pass MC(1) to the multiplexer M/X. Due to the presence of a low signal at S^, the output from the NOG gates 33, 35 and 36 will simultaneously be high and keep the flip-flops 22, 23 and 24 in the open state.

Skulle MC(1) svikte, vil utgangen T^være lav, inngangen S^vil være høy og venderen 21 vil åpne. Under forutsetning av at Tg er høy, vil så alle innganger til NOG porten 33 være høy og bevirke at utgangen ved Sg kobler fra høy til lav, åpner venderen 22 og kobler MC(2) til utgangslinjen 26. Hvis man ikke har noe signal hverken ved T^eller Tg, vil på samme måte venderen 23 lukke og koble inn MC(3). Should MC(1) fail, the output T^ will be low, the input S^ will be high and the inverter 21 will open. Under the assumption that Tg is high, then all inputs to the NOG gate 33 will be high and cause the output at Sg to switch from high to low, open the inverter 22 and connect MC(2) to the output line 26. If you have no signal either at T^ or Tg, in the same way the inverter 23 will close and engage MC(3).

Et lavt signal ved alle prøveinnganger T^_, Tg og T3vil bevirke at alle innganger til NOG porten 36 vil være høy, noe som fører til at venderen 24 lukker og kobler aggregat-mottakklokken fra multiplexeren M/X til utgangslinjen 26 via delekretsene 27. I denne tilstand er multiplexeren M/X stilt inn på Slave til Mottak. A low signal at all test inputs T^_, Tg and T3 will cause all inputs to the NOG gate 36 to be high, causing the inverter 24 to close and connect the aggregate receive clock from the multiplexer M/X to the output line 26 via the divider circuits 27. In this state, the multiplexer M/X is set to Slave to Receive.

Klokkevelgerkretsen på figur 9 er istand til å veksle mellom klokkekildene på mindre enn 500 nanosekunder. Selv om klokkekildene MC(1) til MC(3) ikke behøver være i synkronisering med hverandre, betyr slik hurtig omkobling at synkroniseringen av datanettverket opprettholdes med bare minimale avbrudd i de data som sendes. The clock selector circuit of Figure 9 is capable of switching between the clock sources in less than 500 nanoseconds. Although the clock sources MC(1) to MC(3) need not be in synchronization with each other, such rapid switching means that the synchronization of the data network is maintained with only minimal interruptions in the data being transmitted.

Selv om de datanettverk som her er beskrevet har vært trekantede nettverk, skulle det være klart for fagfolk på området at nettverket kan utvides ved å tilføye ytterligere trekantede nettverk. Selv om klokkevelgere her er beskrevet med tre innnganger, vil det på samme måte lett sees at velgere som er istand til å behandle et større antall innganger, lett kan bygges opp. Although the computer networks described herein have been triangular networks, it should be clear to those skilled in the art that the network can be expanded by adding additional triangular networks. Although clock selectors are described here with three inputs, it will similarly be easily seen that selectors capable of processing a larger number of inputs can easily be built up.

til Slave til Mottak som vist ved 8. to Slave to Reception as shown at 8.

Claims

1. Computer network comprising a plurality of multiplexers connected to each other with data chains, and a number of clock sources, characterized by devices for generating one or more test signals and by the fact that there is a plurality of clock selectors, where each clock selector is connected to one of the multiplexers, and arranged to receive one or more of the sample signals, determine the presence or absence of sample signals to determine the state of one or more incoming clock signals, select a clock signal in a predetermined hierarchical order and feed this clock signal to the associated multiplexer or, alternatively, quietly enter its associated multiplexer into Slave to Receive mode, in which the associated multiplexer takes incoming clock signals from one of the other multiplexers as its timing source.

2. Computer network as stated in claim 1, characterized in that one or more clock selectors are arranged to set their associated multiplexers in Slave to Receive mode if none of the one or more sample signals received by the one or more clock selectors are present.

3. Computer network as specified in claim 1 or 2, characterized in that at least one clock selector is provided with one or more auxiliary clock sources, that at least one clock selector is arranged to forward clock signals from one or more auxiliary clock sources to its associated multiplexer in the absence of incoming clock signals from all the other multiplexers.

4. Computer network as specified in claims 1 to 3, characterized in that the clock sources are synchronized with each other.

5. Computer network comprising a number of multiplexers which are connected to each other with data chains, and a number of clock sources, characterized in that there are devices for generating one or more test signals, a plurality of clock selectors, where each clock selector is connected to one of the multiplexers and comprises clock input devices by means of which one or more clock signals form input to the clock selector, test input devices by which one or more test signals become input to the clock selector, a test unit for determining the presence or absence of one or more test signals and turning devices for selecting a clock signal in predetermined hierarchical order and for supplying this clock signal to its associated multiplexer or, as an alternative, setting the associated multiplexer in Slave to Receive mode, in which the associated multiplexer takes incoming clock signals from one of the other multiplexers as its time control source,the turning devices are affected by signals from the test unit.

6. Data network as stated in any one of claims 1 to 5, characterized in that the devices for producing one or more sample signals comprise one or more of the multiplexers.

7. Clock selector intended to be connected to a multiplexer, characterized in that it includes clock input devices with the help of which one or more clock signals are fed as input to clock selectors, test input devices with the help of which one or more test signals form input to the clock selector, a test- device for determining the presence or absence of one or more test signals and turning means for selecting a clock signal in a predetermined hierarchical order and for supplying the clock signal to the associated multiplexer or, as an alternative, setting the associated multiplexer in Slave to Receive mode , as the turning devices are affected by signals from the test unit.

8. Clock selector as stated in claim 7, characterized in that the test unit, in the absence of all test signals, sends a signal to influence the turning device to set the associated multiplexer in Slave to Receive mode.

9. Computer network including a clock selector as specified in claim 7 or 8.

10. Method for selecting a clock source for a multiplexer in a computer network, comprising a plurality of multiplexers connected to each other with data chains, characterized by sending one or more test signals from one multiplexer to another, determining the presence or absence of incoming sample signals at a particular multiplexer and, depending on the presence or absence of one or more sample signals, selecting a clock signal in a predetermined hierarchical order and supplying it to said particular multiplexer or, alternatively, setting the particular multiplexer in Slave to Receive mode, in which it takes incoming clock signals from one of the other multiplexers as its timing source.

11. Method as stated in claim 10, characterized in that the specific multiplexer is set in Slave to Receive mode in the absence of any of the test signal or test signals.