NL8220025A - SEMICONDUCTOR DEVICE. - Google Patents
SEMICONDUCTOR DEVICE. Download PDFInfo
- Publication number
- NL8220025A NL8220025A NL8220025A NL8220025A NL8220025A NL 8220025 A NL8220025 A NL 8220025A NL 8220025 A NL8220025 A NL 8220025A NL 8220025 A NL8220025 A NL 8220025A NL 8220025 A NL8220025 A NL 8220025A
- Authority
- NL
- Netherlands
- Prior art keywords
- gate
- electrode
- layer
- diode
- supply
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 239000000758 substrate Substances 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 6
- 230000005669 field effect Effects 0.000 claims description 3
- 108091006146 Channels Proteins 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 9
- 230000007704 transition Effects 0.000 description 9
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 238000011109 contamination Methods 0.000 description 3
- 230000008020 evaporation Effects 0.000 description 3
- 238000001704 evaporation Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910017401 Au—Ge Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 230000003313 weakening effect Effects 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- -1 zinc (Zn) ions Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Description
Br/Bl/lIi/14 70 8220025Br / Bl / li / 14 70 8220025
BESCHRT JVINGDESCRIBED
TITEL VAN DE UITVINDINGTITLE OF THE INVENTION
Halfgeleiderinrichting.Semiconductor device.
TEGHNISCH GEBIEDTECHNICAL FIELD
De onderhavige uitvinding heeft betrekking op 5 een veldeffekttransistor met een poortbeschermingsdiode .The present invention relates to a field effect transistor with a gate protection diode.
STAND DER TECHNIEKSTATE OF THE ART
Het is bekend, dat op een substraat, dat ver-vaardigd is uit GaAs en dergelijke met een hoge drager-migratie, een veldeffekttransistor (FET) met een Schottky 10 barrierepoort of PN-overgangpoort wordt gevormd. Om de poort van de FET te beschermen tegen overmatig hoge spanningen, die over de poort en de toevoer van deze FET worden aangelegd wordt een beschermingsinrichting verschaft voor het vastzetten van deze spanning. Daar het moeilijk 15 is een GaAs diode te vormen in dezelfde laag, die een lagere opleverende spanning van de poort daarvan bezit is voor het bovenvermelde doel in de praktijk een zodanige voorgesteld, dat een uit silicium vervaardigde beschermings-diode onafhankelijk van het GaAs substraat wordt verschaft 20 en dan daartussen door externe geleiderdraden wordt verbonden.It is known that on a substrate made of GaAs and the like with a high carrier migration, a field effect transistor (FET) with a Schottky barrier gate or PN transition gate is formed. To protect the gate of the FET from excessively high voltages applied across the gate and the supply of this FET, a protection device is provided for securing this voltage. Since it is difficult to form a GaAs diode in the same layer, which has a lower yield voltage of its gate, it has been proposed in practice for the above purpose such that a silicon-made protective diode becomes independent of the GaAs substrate 20 and then connected therebetween by external lead wires.
BESCHRIJVING VAN DE UITVINDINGDESCRIPTION OF THE INVENTION
De onderhavige uitvinding beoogt een zodanige halfgeleiderinrichting te verschaffen waarbij een poort-25 beschermingsdiode op hetzelfde substraat wordt gevormd als dat van een FET, waardoor de totale inrichting wordt vereenvoudigd. Volgens de onderhavige uitvinding wordt op een halfgeleiderlaag, die door ionenimplantatie of exitaxi-ale aangroeiing is gevormd, een FET en een diode gevormd, 30 waardoor een omgekeerde voorinstelling opleverende spanning (blokkeerspanning) van de diode kleiner wordt gemaakt dan die tussen de poort en het kanaal van de FET. Hiertoe wordt de verontreinigingsconcentratie in een gebied, waar de overgang van de diode wordt gevormd, hoger gekozen dan 35 die van het kanaal van de FET en/of wordt de dikte van het 8220025 -2- gebied, waar de diode wordt gevormd, groter gekozen dan die van het kanaal van de FET, hetgeen dus leidt tot ver- schillende opleverende spanningsmechanismen.The present invention aims to provide such a semiconductor device in which a gate-protection diode is formed on the same substrate as that of an FET, thereby simplifying the overall device. According to the present invention, a FET and a diode are formed on a semiconductor layer formed by ion implantation or exit-axial fouling, thereby making a reverse bias voltage (blocking voltage) of the diode smaller than that between the gate and the channel of the FET. To this end, the impurity concentration in an area where the transition of the diode is formed is chosen to be higher than that of the channel of the FET and / or the thickness of the 8220025 -2 area, where the diode is formed, is chosen to be larger. than that of the channel of the FET, thus leading to different yielding mechanisms of tension.
KORTE BESCHRIJVING VAN DE TEKENINGENBRIEF DESCRIPTION OF THE DRAWINGS
5 Fig. 1 en 2 zijn schematische beelden in door- snede, die elk een voorbeeld van een halfgeleiderinrichting volgens de uitvinding tonen.FIG. 1 and 2 are schematic sectional views, each showing an example of a semiconductor device according to the invention.
BESTE UITVOERINGSWIJZE VAN DE UITVINDINGBEST MODE FOR CARRYING OUT THE INVENTION
Fig. 1 is een schematisch beeld in dwarsdoorsnede, 10 dat een uitvoeringsvorm van een inrichting volgens de onderhavige uitvinding toont. In dit -geval wordt een half-isolerend GaAs substraat 1 gemaakt, waarop een half- geleiderlaag 2 van een N-type geleidbaarheid wordt’gevormd.Fig. 1 is a schematic cross-sectional view showing an embodiment of a device according to the present invention. In this case, a semi-insulating GaAs substrate 1 is made, on which a semiconductor layer 2 of an N-type conductivity is formed.
Deze halfgeleiderlaag 2 zal het kanaalgedeelte van een 15 FET gaan vormen. Het gebied tussen deze halfgeleiderlaag en een N-type-laag (niet weergegeven), die een andere FET zal gaan vormen en tegelijkertijd wordt gevormd, worden elektrisch van elkaar gescheiden door de niet-gedoteerde gedeelten in het substraat 1. De laag 2 van het N-type 20 wordt gevormd door implantatie van bijvoorbeeld silicium- 12 ~2 (Si) ionen in een doseringshoeveelheid van 2 x 10 cm bij een energie van 70 keV. Op dit moment is de diepte van de laag 0,2 pm en is de piekwaarde van de verontreini- 17 “3 gingsconcentratie 2 x 10 cm . De halfgeleidergebieden 25 van het N-type geleidbaarheid worden gevormd, die een afvoergebied 3 en een toevoergebied 4 gaan vormen, die elk in kontakt staan met de laag 2, alsmede een gebied 5, dat los van de FET staat en een deel van een beschermingsdiode zal vormen. De gebieden 3,4 en 5 van het N-type worden 30 elk gevormd door implantatie van bijvoorbeeld silicium- 13 ”2 (Si) ionen in een doseringshoeveelheid van 1 x 10 cm bij een energie van 200 keV. Op dit moment is de diepte van de laag 0,6 μ en is de piekwaarde van de verontreini-gingsconcentratie 5 x 10 cm . Anderzijds worden half-35 geleidergebieden van het P+-type geleidbaarheid gevormd, die een anodegebied 6 van een diode, die in kontakt staat met het toevoergebied 4 om deze als een kathode daarvan te gebruiken, en anodegebieden 7 resp. 8 van twee serie- 8220025 -3- dioden gaan vormen, die het gebied 5 van het N-type als kathoden daarvan aannemen. Elk van de gebieden 6,7 en 8 van het P+-type wordt gevormd door implantatie van bijvoor- beeld zink- (Zn) ionen in een doseringshoeveelheid van 15 -2 5 2 x 10 cm bij een energie van 100 keV.This semiconductor layer 2 will form the channel portion of a FET. The region between this semiconductor layer and an N-type layer (not shown), which will form another FET and is formed simultaneously, are electrically separated from each other by the undoped portions in the substrate 1. The layer 2 of the N-type 20 is formed by implantation of, for example, silicon 12 ~ 2 (Si) ions in a dosage amount of 2 x 10 cm at an energy of 70 keV. At this time, the depth of the layer is 0.2 µm and the peak value of the contamination concentration is 2 x 10 cm. The N-type conductivity semiconductor regions 25 are formed, which will form a drain region 3 and a supply region 4, each of which contacts the layer 2, as well as a region 5 separate from the FET and part of a protective diode will form. N-type regions 3,4 and 5 are each formed by implantation of, for example, silicon 13 2 (Si) ions in a dosage amount of 1 x 10 cm at an energy of 200 keV. At this time, the depth of the layer is 0.6 μ and the peak value of the contamination concentration is 5 x 10 cm. On the other hand, semiconductor regions of the P + type conductivity are formed, which have an anode region 6 of a diode, which contacts the supply region 4 to use it as a cathode thereof, and anode regions 7, respectively. 8 of two series 8220025-3 diodes which adopt the N-type region 5 as cathodes thereof. Each of the P + type regions 6,7 and 8 is formed by implantation of, for example, zinc (Zn) ions in a dosage amount of 15 -2 5 2 x 10 cm at an energy of 100 keV.
De kanaallaag 2 van het N-type tussen het toevoer-gebied 4 en het aanvoergebied 3 wordt aan de bovenzijde voorzien van een metaallaag om te zamen daarmee de Schottky barriere te vormen, waarop eerste en tweede poorten 12 e.n 10 11 van de betreffende FET worden gevormd. Deze worden gevormd door opdampen van aluminium (Al) bijvoorbeeld tot een dikte van 600 8 en in patroon gebracht, elk met een breedte van 1,5 pm. De afstanden tussen het toevoergebied 4 en de eerste poort 12; de eerste poort 12 en de tweede 15 poort 11; en de tweede poort 11 en het afvoergebied 3 zijn 2,5 pm, 3 pm resp. 4 pm. Een toevoerelektrode 14 en een afvoerelektrode 13 worden met ohmskontakt op de toevoer-en afvoergebieden van het N-type 4 resp. 3 gevormd. Deze worden gevormd door opdamping van bijvoorbeeld goud-20 germanium (Au-Ge) legering met een dikte van 1600 8 en nikkel (Ni) met een dikte van 400 8 en daarna volgens de wegtrekmethode in patroon gebracht. Op de gebieden 6,7 en 8 van het P+-type worden met ohmskontakt elektroden 15, 16 resp. 17 gevormd. Deze worden gevormd door opdamping van 25 bijvoorbeeld titaan (Ti) met een dikte van 500 8 en goud (Au) met een dikte van 4500 8. Deze metalen worden op de toevoer- en afvoerelektroden 14 en 13 gevormd teneinde de bedradingsweerstand te verminderen. De overige oppervlak-ken van het substraat worden beschermd met een silicium-30 nitride (Si^N^) laag.The N-type channel layer 2 between the supply region 4 and the supply region 3 is provided at the top with a metal layer to together form the Schottky barrier, on which first and second gates 12 and 10 11 of the respective FET are formed. These are formed by evaporation of aluminum (Al) for example to a thickness of 600 µm and patterned, each with a width of 1.5 µm. The distances between the supply area 4 and the first port 12; the first gate 12 and the second 15 gate 11; and the second gate 11 and the drain area 3 are 2.5 µm, 3 µm, respectively. 4 pm. A supply electrode 14 and a drain electrode 13 are ohmic contacted at the N-type 4 input and output regions, respectively. 3 formed. These are formed by evaporation of, for example, gold-20 germanium (Au-Ge) alloy with a thickness of 1600 8 and nickel (Ni) with a thickness of 400 en and then patterned according to the withdrawal method. In the areas 6, 7 and 8 of the P + type, electrodes 15, 16 and 16, respectively, are connected with ohmic contact electrodes. 17 formed. These are formed by evaporation of, for example, titanium (Ti) with a thickness of 500 8 and gold (Au) with a thickness of 4500 Deze. These metals are formed on the supply and discharge electrodes 14 and 13 to reduce the wiring resistance. The remaining surfaces of the substrate are protected with a silicon nitride (Si ^ N ^) layer.
Het gebied 6 van het P+-type en de toevoer, die eveneens als het kathodegebied 4 dient, vormen een PN-over-gang 24 van een diode, die een eerste beschermingselement vormt. Gezien aan het bovenoppervlak ervan is de overgang 35 24 gevormd als een zigzaglijn om het overgangsgebied ervan te vergroten, hetgeen de stroomcapaciteit dus verhoogd.The P + type region 6 and the feed, which also serves as the cathode region 4, form a PN junction 24 of a diode, which forms a first protective element. Viewed from its top surface, the transition 35 24 is formed as a zigzag line to increase its transition area, thus increasing the flow capacity.
De anode-elektrode 15 wordt met de eerste poort 12 verbon-den. Deze verbinding wordt bereikt door de metaallaag van 8220025 t τ -4- de anode-elektrode 15 zich te doen uitstrekken tot het bindingsgedeelte van de metaallaag van de eerste poort 12. Het gebied 5 van het N+-type en de gebieden 7 en 8 van het P-type vormen PN-overgangen 25 en 26 van P-N-P-seriedioden, 5 die een tweede beschermingselement vormen, waarbij e£n anode-elektrode 17 verbonden is met de twee'de poort en de andere anode-elektrode 16 verbonden is met de toevoer-elektrode 14.The anode electrode 15 is connected to the first port 12. This connection is accomplished by extending the metal layer of 8220025 t τ -4- the anode electrode 15 to the bonding portion of the metal layer of the first gate 12. The region 5 of the N + type and the regions 7 and 8 of the P type form PN junctions 25 and 26 of PNP series diodes, 5 forming a second protective element, one anode electrode 17 connected to the second port and the other anode electrode 16 connected to the supply electrode 14.
Volgens de onderhavige uitvinding worden de 10 opleverende spanningen, die door de overgangen 24,25 en 26 van de beschermingselementen worden opgeleverd, lager gekozen dan de opleverende spanningen, die aan de Schottky- barrieres 23 resp. 22 in de eerste en tweede poorten 12 resp. 11 van de FET worden opgeleverd. Hiertoe hebben de 15 gebieden 4 en 5 van het N-type van de dioden hogere veront- reinigingsconcentraties dan die van de kanaallaag 2 en/of worden de dikten (diepten) daarvan groter gekozen dan die van de kanaallaag. De opleverende spanning van elk van de overgangen 24,25 en 26 is in het voorbeeld, zoals boven- 20 staand beschreven ongeveer 8,5 V. Deze waarde valt vrijwel samen met een theoretische waarde, die het resultaat is van een normale lawine, die door de verontreinigingsconcen- tratie wordt veroorzaakt. Teneinde deze opleverende spanning laag te houden worden de dikten van de gebieden 4 en 5 25 van het N-type tot op zekere hoogte verhoogd, waardoor de invloed van de oppervlakteverarmingslagen daarvan wordt + verminderd. De gebieden 6,7 en 8 van het P -type bezitten in voldoende mate hogere verontreinigingsconcentraties in vergelijking met de gebieden 4 en 5 van het N-type, de 30 verarmingslagen daarvan in de overgangen strekken zich in hoofdzaak uit tot de gebieden van het N-type en de dikten ervan zijn zo groot, dat de overgangen alleen worden gevormd aan de zijoppervlakken ervan en de overgangs-capaciteiten klein zijn.According to the present invention, the yielding voltages which are produced by the transitions 24, 25 and 26 of the protective elements are chosen lower than the yielding voltages which are applied to the Schottky barriers 23 and 23 respectively. 22 in the first and second ports 12 and 12, respectively. 11 of the FET will be delivered. To this end, the N-type regions 4 and 5 of the diodes have higher impurity concentrations than those of the channel layer 2 and / or their thicknesses (depths) are chosen to be greater than those of the channel layer. The yielding voltage of each of the transitions 24, 25 and 26 in the example, as described above, is about 8.5 V. This value almost coincides with a theoretical value, which is the result of a normal avalanche, which is caused by the contamination concentration. In order to keep this yielding voltage low, the thicknesses of the N-type regions 4 and 5 are increased to some extent, thereby + reducing the influence of their surface depletion layers. The P-type regions 6,7 and 8 have sufficiently higher impurity concentrations compared to the N-type regions 4 and 5, their depletion layers in the transitions extend mainly to the N-regions type and its thicknesses are so great that the transitions are formed only on their side surfaces and the transition capacities are small.
35 De opleverende spanning van elk van de poort- barrieres 22 en 23 is in het bovenvermelde voorbeeld ongeveer 20 V (in dit geval is de afknijpspanning ongeveer 2 V). Dit is verscheidene malen hoger dan een waarde, die 8220025 -5- , * op grond van het lawine-opleverende verschijnsel wordt verwacht, en vertoont niet een aanzienlijke opleverings-karakteristiek door de aanwezigheid van een lekstroom.The yielding voltage of each of the gate barriers 22 and 23 in the above example is about 20 V (in this case, the pinch-off voltage is about 2 V). This is several times higher than a value expected by the avalanche-causing phenomenon 8220025-5, * and does not show a significant completion characteristic due to the presence of a leakage current.
De reden hiervan kan als volgt worden beschouwd. De 5 verarmingslagen, die zich vanaf de barrieres 22 en 23 uitstrekken, worden het eerst tot de verarmingslaag in de grens 21 tussen de kanaallaag 22 en het substraat 1 bereikt door de afknijpspanning (doorslag) en wanneer de spanning hoger wordt dan de afknijpspanning, worden deze verarmings-10 lagen met elkaar gekoppeld en strekken zij zich horizontaal in de kanaallaag 2 uit, waardoor de sterkte van het op de barrieres aangelegde elektrische veld wordt verzwakt (de onderhavige uitvinding is natuurlijk niet beperkt tot de bovenstaande verklaring). Voor het bereiken van het 15 bovenvermelde elektrisch veldverzwakkende effekt wordt de dikte van de kanaallaag 2 verminderd en/of wordt de verontreinigingsconcentratie daarvan verminderd. Zoals bovenstaand vermeld worden de opleveringsmechanismen in de poort van de FET en de beschermingsdioden onderling 20 verschillend gemaakt, waardoor de opleverende spanning van de dioden kleiner wordt gemaakt dan die van de poort.The reason for this can be considered as follows. The 5 depletion layers, which extend from the barriers 22 and 23, are first reached to the depletion layer in the boundary 21 between the channel layer 22 and the substrate 1 by the pinch-off voltage (breakdown) and when the voltage becomes higher than the pinch-off voltage, these depletion layers are coupled together and extend horizontally in the channel layer 2, thereby weakening the strength of the electric field applied to the barriers (the present invention is of course not limited to the above explanation). In order to achieve the above-mentioned electric field weakening effect, the thickness of the channel layer 2 is reduced and / or the impurity concentration thereof is reduced. As mentioned above, the delivery mechanisms in the gate of the FET and the protection diodes are made different from each other, making the diode's generating voltage smaller than that of the gate.
De inrichting volgens de onderhavige uitvinding kan worden vervaardigd volgens de epitaxiale aangroei-methode uit vloeistof of damp. In dit geval wordt de dikte 25 van de laag bepaald door de verwijdering door etsen.The device of the present invention can be manufactured by the epitaxial accretion method from liquid or vapor. In this case, the thickness of the layer is determined by the removal by etching.
Fig. 2 toont een voorbeeld van dit geval. In fig. 2 geeft het verwijzingscijfer 31 een half-isolerend halfgeleider-substraat, bijvoorbeeld GaAs substraat, aan, dat aan het ene hoofdoppervlak ervan voofzien is van een bufferlaag 30 32 met een hoge weerstand, die gevormd is uit een uit de vloeistoffase verkregen epitaxiale laag van bijvoorbeeld GaAs, waarop een halfgeleiderlaag 33 van een geleid-baarheidstype, bijvoorbeeld N-type is gevormd. Een eerste gedeelte 34a van deze halfgeleiderlaag 33 wordt aan de 35 bovenzijde voorzien van een FET, bijvoorbeeld FET 35' van het Schottky barrieretype, en een ander tweede gedeelte 34b wordt aan de bovenzijde voorzien van een diode 36.Fig. 2 shows an example of this case. In FIG. 2, reference numeral 31 designates a semiconductor semiconductor substrate, for example GaAs substrate, which is provided on one major surface thereof with a high-resistance buffer layer 32 formed of a liquid phase epitaxial layer of, for example, GaAs, on which a semiconductor layer 33 of a conductivity type, for example N-type, is formed. A first section 34a of this semiconductor layer 33 is provided on the top side with a FET, for example FET 35 'of the Schottky barrier type, and another second section 34b is provided on the top side with a diode 36.
De FET 35 wordt op zodanige wijze gevormd, dat 8220025 -6- op het eerste gedeelte 34a van de halfgeleiderlaag 33 een Schottky metaal of een poortelektrode 37 bestaande uit bijvoorbeeld Al, wordt afgezet voor het vormen van de Schottky barriere op dit afgezette gedeelte. Een toevoer-5 elektrode 38 en een afvoerelektrode 39, die elk bijvoorbeeld bestaan uit metaal van het Au-Ge-systeem, worden aan weerszijden van de poortelektrode 37 afgezet om deze daartussen te pakken volgens een ohmse kontaktmethode.The FET 35 is formed in such a way that 8220025-6 is deposited on the first portion 34a of the semiconductor layer 33, a Schottky metal or gate electrode 37 consisting of, for example, Al, to form the Schottky barrier on this deposited portion. A supply electrode 38 and a discharge electrode 39, each consisting, for example, of metal from the Au-Ge system, are deposited on either side of the gate electrode 37 to be packed therebetween by an ohmic contact method.
De diode 36 wordt daarentegen zo gevormd, dat 10 het tweede gedeelte 34b van de halfgeleiderlaag 33 bijvoorbeeld selectief geformeerd wordt met een gebied 40 van een ander geleidbaarheidstype, bijvoorbeeld P-type voor het vormen van een PN-overgang j, waarbij op elk van de P- en N-gebieden een anode-elektrode 41 en een kathode-15 elektrode 42 worden afgezet volgens een ohmse kontaktmethode .Diode 36, on the other hand, is formed such that the second portion 34b of the semiconductor layer 33 is selectively formed, for example, with a region 40 of a different conductivity type, for example, P type to form a PN junction j, with each of the P and N regions an anode electrode 41 and a cathode-15 electrode 42 are deposited by an ohmic contact method.
Het eerste gedeelte 34a van de halfgeleiderlaag 33, waarop de FET 35 is gevormd, wordt bijvoorbeeld dunner gemaakt in vergelijking met het tweede gedeelte, waarop 20 de diode 36 wordt gevormd. Indien de concentratie van elk van bijvoorbeeld de eerste en tweede gedeelten 34a en 17 -3 34b gekozen wordt ongeveer 10 cm te bedr.agen en als dikte van het tweede gedeelte 34b 0,4 um wordt gekozen, zal met andere woorden als dikte van het eerste gedeelte 25 34a 0,2 um worden gekozen.For example, the first portion 34a of the semiconductor layer 33 on which the FET 35 is formed is thinned compared to the second portion on which the diode 36 is formed. If the concentration of each of, for example, the first and second parts 34a and 17-3 34b is chosen to be approximately 10 cm and if the thickness of the second part 34b is chosen to be 0.4 µm, in other words the thickness of the first section 25 34a 0.2 µm are selected.
De blokkeerspanning van de Schottky poort van de FET, die op het gedeelte 34a van de halfgeleiderlaag 33 is gevormd, waarvan de dikte, zoals bovenstaand beschre-ven, dun is, is verscheidene malen hoger dan de theoretische 30 waarde van de lawinedoorslag, die verkregen wordt door de verontreinigingsconcentratie van het gedeelte 34a van de halfgeleiderlaag 33, die de kanaallaag van deze FET vormt.The blocking voltage of the Schottky gate of the FET, which is formed on the portion 34a of the semiconductor layer 33, the thickness of which, as described above, is thin, is several times higher than the theoretical value of the avalanche breakdown obtained by the impurity concentration of the portion 34a of the semiconductor layer 33 which forms the channel layer of this FET.
Indien de opleverende spanning van de beschermings-diode volgens de onderhavige uitvinding laag is, kan deze 35 worden gevormd door de Schottky barriere of kan deze worden gevormd door de combinatie van de PN-overgangen.If the protective diode yield voltage of the present invention is low, it may be formed by the Schottky barrier or it may be formed by the combination of the PN junctions.
82200258220025
Claims (1)
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1606381 | 1981-02-05 | ||
| JP1606381A JPS57130476A (en) | 1981-02-05 | 1981-02-05 | Semiconductor device |
| JP8200033 | 1982-02-04 | ||
| PCT/JP1982/000033 WO1982002799A1 (en) | 1981-02-05 | 1982-02-04 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL8220025A true NL8220025A (en) | 1983-01-03 |
Family
ID=11906111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8220025A NL8220025A (en) | 1981-02-05 | 1982-02-04 | SEMICONDUCTOR DEVICE. |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0071648A4 (en) |
| JP (1) | JPS57130476A (en) |
| DE (1) | DE3231668T (en) |
| GB (1) | GB2105908A (en) |
| NL (1) | NL8220025A (en) |
| WO (1) | WO1982002799A1 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669101B2 (en) * | 1983-08-25 | 1994-08-31 | 松下電子工業株式会社 | Method for manufacturing semiconductor device |
| JPS6237974A (en) * | 1985-08-13 | 1987-02-18 | Matsushita Electronics Corp | Semiconductor device |
| JP3255186B2 (en) * | 1992-08-24 | 2002-02-12 | ソニー株式会社 | Protection device and solid-state image sensor |
| US5399893A (en) * | 1993-08-24 | 1995-03-21 | Motorola, Inc. | Diode protected semiconductor device |
| US9276097B2 (en) | 2012-03-30 | 2016-03-01 | Infineon Technologies Austria Ag | Gate overvoltage protection for compound semiconductor transistors |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1170705A (en) * | 1967-02-27 | 1969-11-12 | Hitachi Ltd | An Insulated Gate Type Field Effect Semiconductor Device having a Breakdown Preventing Circuit Device and a method of manufacturing the same |
| US3728591A (en) * | 1971-09-03 | 1973-04-17 | Rca Corp | Gate protective device for insulated gate field-effect transistors |
| JPS52146185A (en) * | 1976-05-28 | 1977-12-05 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPS5348487A (en) * | 1976-10-14 | 1978-05-01 | Fujitsu Ltd | Semiconductor device |
| JPS5793579A (en) * | 1980-12-03 | 1982-06-10 | Toshiba Corp | Compound semiconductor device |
-
1981
- 1981-02-05 JP JP1606381A patent/JPS57130476A/en active Pending
-
1982
- 1982-02-04 DE DE19823231668 patent/DE3231668T/en not_active Withdrawn
- 1982-02-04 GB GB08228266A patent/GB2105908A/en not_active Withdrawn
- 1982-02-04 WO PCT/JP1982/000033 patent/WO1982002799A1/en not_active Application Discontinuation
- 1982-02-04 EP EP19820900384 patent/EP0071648A4/en not_active Withdrawn
- 1982-02-04 NL NL8220025A patent/NL8220025A/en not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| WO1982002799A1 (en) | 1982-08-19 |
| EP0071648A1 (en) | 1983-02-16 |
| EP0071648A4 (en) | 1985-02-18 |
| JPS57130476A (en) | 1982-08-12 |
| DE3231668T (en) | 1983-02-10 |
| GB2105908A (en) | 1983-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10541327B2 (en) | Semiconductor device comprising a trench structure | |
| US11302781B2 (en) | Semiconductor device having an electrostatic discharge protection structure | |
| EP0450306B1 (en) | High-speed diode and method for producing the same | |
| US4689647A (en) | Conductivity modulated field effect switch with optimized anode emitter and anode base impurity concentrations | |
| JP2809253B2 (en) | Injection control type Schottky barrier rectifier | |
| US5164804A (en) | Semiconductor device having high breakdown voltage and low resistance and method of fabricating the same | |
| US5777367A (en) | Integrated structure active clamp for the protection of power devices against overvoltages | |
| US6133617A (en) | High breakdown voltage semiconductor device | |
| US20040031993A1 (en) | Semiconductor device | |
| US5313088A (en) | Vertical field effect transistor with diffused protection diode | |
| US4677457A (en) | Semiconductor device with bidimensional charge carrier gas | |
| JPH04283968A (en) | Insulating gate type bipolar transistor | |
| US4803527A (en) | Semiconductor integrated circuit device having semi-insulator substrate | |
| EP0467803B1 (en) | Pin-diode having a low initial overvoltage | |
| NL8220025A (en) | SEMICONDUCTOR DEVICE. | |
| US11133385B2 (en) | Semiconductor device | |
| US5012313A (en) | Insulated gate semiconductor device | |
| US20200373292A1 (en) | Semiconductor device | |
| EP0497326B1 (en) | A photoelectric transducer switchable to a high-resolution or high sensitive mode | |
| FR2763175A1 (en) | POWER SEMICONDUCTOR DEVICE | |
| US11688732B2 (en) | Short circuit protection structure in MOS-gated power devices | |
| FR2462025A1 (en) | MONOLITHIC INTEGRATED CIRCUIT WITH COMPLEMENTARY MOS TRANSISTORS | |
| US20200365726A1 (en) | Semiconductor device | |
| US5023672A (en) | Electrostatic discharge protection device for gallium arsenide resident integrated circuits | |
| JPH04363068A (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A85 | Still pending on 85-01-01 | ||
| BV | The patent application has lapsed |