NL194354C - Method for manufacturing a monolithic integrated circuit with at least one CMOS field effect transistor and one bipolar npn transistor. - Google Patents
Method for manufacturing a monolithic integrated circuit with at least one CMOS field effect transistor and one bipolar npn transistor. Download PDFInfo
- Publication number
- NL194354C NL194354C NL9400337A NL9400337A NL194354C NL 194354 C NL194354 C NL 194354C NL 9400337 A NL9400337 A NL 9400337A NL 9400337 A NL9400337 A NL 9400337A NL 194354 C NL194354 C NL 194354C
- Authority
- NL
- Netherlands
- Prior art keywords
- base
- polysilicon layer
- layer
- region
- subsequently
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising semiconducting material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
Description
194354194354
Werkwijze voor het vervaardigen van een monolitlsche geïntegreerde schakeling met ten minste één CMOS-veldeffecttransitor en één bipolaire npn-transistor.Method for manufacturing a monolithic integrated circuit with at least one CMOS field effect transitor and one bipolar npn transistor.
De ontwikkeling van hybride polaire/CMOS technologieën is in veel gevallen gebaseerd op bestaande VThe development of hybrid polar / CMOS technologies is in many cases based on existing V
5 CMOS-processen; een geheel nieuw concept voor een hybride technologie is zeldzaam, in alle gevallen is een economisch compromis tussen de prestatieparameters van de transistor en de procescomplexibiliteit5 CMOS processes; an entirely new concept for hybrid technology is rare, in all cases an economic compromise between the performance parameters of the transistor and the process complexity
aanwijsbaar. Idemonstrable. I
In overeenstemming met het grote aantal mogelijke toepassen is er al reeds een breed spectrum aan IIn accordance with the large number of possible applications, there is already a broad spectrum of I
BiCMOS-processen, die echter in complexiteit verschillen. Er zijn bijvoorbeeld maximaal 5 maskemiveaus IBiCMOS processes, which, however, differ in complexity. There are, for example, a maximum of 5 mask levels I
10 nodig voor het implementeren van verticale npn- en pnp-transistoren tezamen met CMOS-componenten in I10 needed to implement vertical npn and pnp transistors together with CMOS components in I
een dubbele polysilidumtechnologie. Ia double polysilide technology. I
Er zijn pogingen ondernomen om de procescomplexiteit in de hybride technologieën te beperken. Als IAttempts have been made to limit process complexity in hybrid technologies. If I
begraven collectorgebieden met lage weerstand worden gebruikt dan is het daarvoor nodig om een Iif buried collector areas with low resistance are used then it is necessary to use an I
epitaxiale laag in het CMOS-proces op te nemen - een kosten-intensieve en opbrengst reducerende Ito include an epitaxial layer in the CMOS process - a cost-intensive and yield-reducing I
15 processtap. I15 process step. I
Volgens de onderhavige uitvinding wordt een werkwijze verschaft voor het vervaardigen van een IAccording to the present invention, a method is provided for manufacturing an I
monolitisch geïntegreerde schakeling met ten minste één paar CMOS-veldeffecttransistoren en ten minste Imonolithic integrated circuit with at least one pair of CMOS field effect transistors and at least I
één planaire bipolaire npn-transistor, met het kenmerk, dat de werkwijze de volgende stappen omvat Ione planar bipolar npn transistor, characterized in that the method comprises the following steps I
(a) het introduceren van een verdiept n-type gebied voor het bipolaire gedeelte in een p-type substraat I(a) introducing a deepened n-type region for the bipolar portion in a p-type substrate I
20 (b) het bedekken van het oppervlak van het substraat met een dikke oxidelaag en, in gebieden waar actieve I(B) covering the surface of the substrate with a thick oxide layer and, in areas where active I
transistordelen moeten worden gevormd, met een dunne oxidelaag; Itransistor parts must be formed with a thin oxide layer; I
(c) het opbrengen van een dunne polysiliciumlaag op de oxidelagen, het vervolgens verwijderen van de I(c) applying a thin polysilicon layer to the oxide layers, then removing the I
polysiliciumlaag in het basisgebied gebruikmakend van een fotoresist-masker en het implanteren van borium door de blootliggende dunne oxidelaag; 25 (d) het In een verdere fotomaskeerstap blootleggen van het emittergebied en de gebieden voor collector-contactgebieden, het opbrengen van ene n-type polysiliciumlaag over het gehele oppervlak, en het daaropvolgend in patroon brengen van deze polysiliciumlaag, waarbij de overgangsgebieden tussen de basis- en collectordelen worden blootgelegd; (e) het vervolgens implanteren van borium teneinde een verbinding tussen de intrinsieke en extrinsieke 30 basisdelen met een lage weerstand te verkrijgen, waarbij het intrinsieke basisdeel gevormd wordt door het basisgebied dat in verticale richting in hoofdzaak onder het emittergebied ligt en het extrinsieke basisdeel gevormd wordt door het basisgebied dat in verticale richting in hoofdzaak onder de contactgebieden voor de basis ligt (f) het vervolgens vormen van oxide -afstandsdelen op een conventionele wijze; 35 (g) het vervolgens vormen van de basiscontactdelen door boriumimplantatie; en (h) het uiteindelijk produceren van een titaan-silicidelaag waar silicium en polysilicium zijn blootgelegd.polysilicon layer in the base region using a photoresist mask and implanting boron through the exposed thin oxide layer; (D) exposing the emitter region and collector contact region regions in a further photomarking step, applying one n-type polysilicon layer over the entire surface, and subsequently patterning this polysilicon layer, the transition regions between the base - and collector parts are exposed; (e) subsequently implanting boron in order to obtain a connection between the intrinsic and extrinsic base parts with a low resistance, the intrinsic base part being formed by the base area that is substantially below the emitter area in vertical direction and the extrinsic base part being formed by forming the base region substantially vertically below the contact regions for the base (f) subsequently forming oxide spacers in a conventional manner; (G) subsequently forming the basic contact parts by boron implantation; and (h) finally producing a titanium-silicide layer where silicon and polysilicon have been exposed.
Een werkwijze voor het vervaardigen van een monolithisch geïntegreerde schakeling met ten minste één paar CMOS-veldeffecttransistoren en ten minste één planaire bipolaire npn-transistor is bekend uit de colliderende Europese octrooiaanvrage EP-A-0.568.206.A method for manufacturing a monolithic integrated circuit with at least one pair of CMOS field effect transistors and at least one planar bipolar npn transistor is known from the colliding European patent application EP-A-0.568.206.
40 De onderhavige uitvinding wijkt op een aantal punten af van de Europese octrooiaanvrage EP-A- 0.568.206. Zo wordt volgens de onderhavige werkwijze in stap b de dunne oxidelaag direct na het bewerken ___van de dikke oxidelaag gegroeid, terwijl de dunne oxidelaag in EP-A-0.568.206 in een latere stap op het substraat gegroeid wordt. In stap c wordt een dunne polysiliciumlaagneergeslagenopdebeideoxidelagen,-- terwijl in de bekende werkwijze een nitridelaag op de beide oxidelagen wordt neergeslagen. In dezelfde stap 45 wordt borium gebruikt voor de basisimplantatie, terwijl in de bekende werkwijze POCL3 wordt gebruikt.The present invention deviates on a number of points from the European patent application EP-A-0.568.206. Thus, according to the present method in step b, the thin oxide layer is grown immediately after processing of the thick oxide layer, while the thin oxide layer is grown on the substrate in a later step in EP-A-0.568.206. In step c, a thin polysilicon layer is deposited on the both oxide layers, while in the known method a nitride layer is deposited on the two oxide layers. In the same step 45, boron is used for the basic implant, while in the known method POCL3 is used.
Volgens de onderhavige uitvinding wordt de polysiliciumlaag in stap d in één stap blootgelegd, terwijl in de bekende werkwijze de polysilicium basiselektrode in een eerste stap wordt geïmplanteerd en de polysilicium elektrodes voor emitter en collector in een tweede stap.According to the present invention, the polysilicon layer in step d is exposed in one step, while in the known method the polysilicon base electrode is implanted in a first step and the polysilicon electrodes for emitter and collector in a second step.
In stap e wordt in de onderhavige werkwijze het basisgebied gedefinieerd in twee stappen. In de eerste 50 stap wordt een fotoresist gebruikt als masker, maar niet een veldoxide. De bekende werkwijze wordt aan één zijde gebruik gemaakt van een fotoresistmasker en aan de andere zijde een veldoxide. Daarnaast bestaat het doteringsmateriaai bij de onderhavige werkwijze uit borium en bij de bekende werkwijze uit POCL3.In step e, in the present method, the base region is defined in two steps. In the first 50 step, a photoresist is used as a mask, but not a field oxide. The known method uses a photoresist mask on one side and a field oxide on the other side. In addition, the dopant material in the present method consists of boron and in the known method of POCL3.
In stap g worden in de onderhavige werkwijze basiscontactgebieden gerealiseerd door een borium-55 implantatie, en bij de bekende werkwijze door een polysiliciumlaag.In step g, basic contact areas are realized in the present method by a boron-55 implantation, and in the known method by a polysilicon layer.
Als laatste wordt in stap h van de onderhavige werkwijze een titaniumsilicidelaag aangebracht, die niet wordt beschreven in de onderhavige werkwijze.Finally, a titanium silicide layer is applied in step h of the present method, which is not described in the present method.
------ ---- 194354 2------ ---- 194354 2
De werkwijze volgens de uitvinding zal nu worden beschreven met verwijzing naar een voorkeursuitvoeringsvorm die geïllustreerd is in de bijgaande tekeningen, die individuele stappen van de werkwijze tonen.The method according to the invention will now be described with reference to a preferred embodiment illustrated in the accompanying drawings, which show individual steps of the method.
5 Beginnend met een p-type siliciumsubstraat 1 wordt op een conventionele wijze een verdiept n-type gebied 2 voor de bipolaire npn-transistor geïntroduceerd in een oppervlak. Deze stap kan simultaan worden uitgevoerd met de vorming van het corresponderende verdiepte gebied voor een p-kanaal veldeffect-transistor. Daarna wordt op hetzelfde oppervlak thermisch een dikke oxidelaag 3 geproduceerd met behulp van geschikt masker waarbij het gebied b, waar de gebieden van de transistor moeten worden gevormd, 10 onbedekt blijft. Tegelijkertijd met de vorming van het gate-oxide voor de veldeffecttransistoren wordt het bipolaire halfgeleidergebied p bedekt met een dunne oxidelaag 4 (zie figuur 1).Starting with a p-type silicon substrate 1, a recessed n-type region 2 for the bipolar npn transistor is introduced into a surface in a conventional manner. This step can be performed simultaneously with the formation of the corresponding recessed area for a p-channel field effect transistor. Thereafter, a thick oxide layer 3 is thermally produced on the same surface with the aid of a suitable mask, whereby the area b where the areas of the transistor are to be formed remains uncovered. Simultaneously with the formation of the gate oxide for the field effect transistors, the bipolar semiconductor region p is covered with a thin oxide layer 4 (see Figure 1).
Een dunne polysiliciumlaag 5 wordt dan aangebracht over het gehele oppervlak. Vervolgens wordt een fotoresist-masker 6 aangebracht waarin een venster i (het basisgebied) wordt geopend met conventionele middelen zodanig dat de blootliggende polysiliciumlaag 5 door middel van een droog etsproces kan worden 15 verwijderd. Door dit venster i wordt dan een gemiddelde dosis borium (bij benadering IxlO^/cm2) geïmplanteerd door de overblijvende dunne oxidelaag 4 tot in het onderliggende verdiepte n-type gebied 2 (zie figuur 2).A thin polysilicon layer 5 is then applied over the entire surface. A photoresist mask 6 is then applied in which a window i (the base region) is opened by conventional means such that the exposed polysilicon layer 5 can be removed by means of a dry etching process. Through this window i, an average dose of boron (approximately 10 x 10 6 / cm 2) is then implanted through the remaining thin oxide layer 4 into the underlying deepened n-type region 2 (see Figure 2).
In de volgende stap wordt het fotoresist-masker 6 verwijderd, daarna wordt in een nieuwe fotomaskeer-stap een nieuw masker gevormd en in een droge etsstap wordt het blootliggende polysilicium 5 in de 20 openingen 8 en 9 verwijderd. Daarna wordt de dunne oxidelaag in de gebieden 7, 8, 9 weggeêtst met een hete etstechniek. In de laatste stap van dit stadium wordt het fotoresist-masker verwijderd. In het veldeffect-transistorgebied heeft de polysiliciumlaag 5 nog geen patroon (figuur 3).In the next step, the photoresist mask 6 is removed, then a new mask is formed in a new photomask step and in a dry etching step, the exposed polysilicon 5 is removed in the openings 8 and 9. The thin oxide layer is then etched away in regions 7, 8, 9 with a hot etching technique. The photoresist mask is removed in the final step of this stage. In the field effect transistor region, the polysilicon layer 5 does not yet have a pattern (Figure 3).
In de volgende stap wordt een polysiliciumlaag 10 neergeslagen over het gehele oppervlak, tot een n-type gedoteerd, en op zodanige wijze in patroon gebracht dat de randgebieden van de dikke oxidelaag 3 25 worden overlapt en het substraatoppervlak met uitzondering van de overgangsgebieden 13,14 tussen de basis- en collectorgebieden in het bipolaire gedeelte wordt bedekt, en dat de gate in het veldeffecttransistor-gebied wordt gevormd. In de bipolaire transistor worden op deze wijze de overlappende delen 15a en 16a gevormd. De dunne oxidelaag 4 die blootligt in de overgangsgebieden 13,14 wordt verwijderd door nat chemisch etsen. De polysiliciumlaag 10 doet dienst als emitterdiffusiebron en kan gedoteerd zijn met 30 arsenicum of fosfor.In the next step, a polysilicon layer 10 is deposited over the entire surface, doped to an n-type, and patterned in such a way that the edge regions of the thick oxide layer 3 are overlapped and the substrate surface with the exception of the transition regions 13,14 between the base and collector regions in the bipolar portion, and that the gate is formed in the field effect transistor region. In this way, the overlapping parts 15a and 16a are formed in the bipolar transistor. The thin oxide layer 4 that is exposed in the transition areas 13, 14 is removed by wet chemical etching. The polysilicon layer 10 serves as an emitter diffusion source and may be doped with arsenic or phosphorus.
Tegelijk met de daaropvolgende diffusie van het emittergebied 12 wordt ook een hoge doteringsconcen-tratie bereikt in de collectorcontactgebieden 15,16, zodat een contact met lage weerstand wordt verkregen, n deze processtap wordt ook het basisgebied 11 gevormd (zie figuur 4).Simultaneously with the subsequent diffusion of the emitter region 12, a high doping concentration is also achieved in the collector contact regions 15, 16, so that a contact with low resistance is obtained, in this process step also the base region 11 is formed (see Figure 4).
Vervolgens wordt, gebruikmakend van een op geschikte wijze in patroon gebracht fotoresist-masker 17, 35 een gemiddelde dosis borium (IxlO^/cm2) geïmplanteerd in het gebied van de bipolaire transistor en in het gebied van de p-kanaal veldeffecttransistor teneinde een hoge doteringsconcentratie in het basisgebied te bereiken (figuur 5).Next, using a suitably patterned photoresist mask 17, an average dose of boron (I x 10 ^ / cm 2) is implanted in the bipolar transistor region and in the p-channel field effect transistor region to achieve a high doping concentration in the base area (Figure 5).
In de volgende stap, na verwijdering van het fotoresist-masker 17, worden oxidescheidingselementen 18 gevormd op de geschikte plaatsen op een gebruikelijke wijze.In the next step, after removal of the photoresist mask 17, oxide separation elements 18 are formed at the appropriate locations in a conventional manner.
40 Na het neerslaan van een op geschikte wijze in patroon gebracht fotoresist-masker 19 wordt een hoge dosis boriumionen geïmplanteerd in de niet bedekte gebieden, namelijk in de basiscontactgebieden 20,21 en in de bron/afvoer-gebieden van de p-kanaal veldeffecttransistor (figuur 6).40 After depositing a suitably patterned photoresist mask 19, a high dose of boron ions is implanted in the uncovered regions, namely, in the base contact regions 20, 21 and in the source / drain regions of the p-channel field effect transistor ( Figure 6).
Na verwijderen van het fotoresist-masker 19 wordt een nieuw fotoresist-masker aangebracht dat alleen het n-kanaal deel van het veldeffecttransistorgebied open laat. Er wordt arsenicum geïmplanteerd en er 45 wordt een gloeistap uitgevoerd teneinde in hoofdzaak de basis- en emittergebieden te definiëren (figuur 7).After removing the photoresist mask 19, a new photoresist mask is applied which leaves only the n-channel portion of the field effect transistor region open. Arsenic is implanted and an annealing step 45 is performed to essentially define the base and emitter regions (Figure 7).
In de laatste stap (zie figuur 8) wordt, na verwijderen van dit fotoresist-masker, titaniumsilicide 22 gevormd door middel van het conventionele zelf-uitlijnende Salicide proces waarbij silicium en polysilicium worden blootgesteld, dat wil zeggen zowel in het bipolaire deel als in het CMOS-deel zoals getoond in figuur 9.In the final step (see Figure 8), after removing this photoresist mask, titanium silicide 22 is formed by the conventional self-aligning Salicidal process in which silicon and polysilicon are exposed, i.e. both in the bipolar part and in the bipolar part CMOS part as shown in Figure 9.
50 In de structuur, die verkregen Is met behulp van de werkwijze volgens de uitvinding verschaffen de overlappende delen 15a, 16a van de polysiliciumlaag en de aangrenzende oxidescheidingsdelen 18 de benodigde isolatie tussen de hoog gedoteerde contactgebieden van collector en basis. De overtappende delen 15a, 16a kunnen neerwaarts worden geschaald binnen de begrenzingen van de door het proces geïnduceerde variaties, hetgeen resulteert in een compacte bipolaire component.In the structure obtained by the method according to the invention, the overlapping parts 15a, 16a of the polysilicon layer and the adjacent oxide separation parts 18 provide the required insulation between the highly doped contact areas of the collector and base. The overlapping parts 15a, 16a can be scaled down within the limits of the process-induced variations, resulting in a compact bipolar component.
Claims (2)
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4306932 | 1993-03-05 | ||
| DE4306932 | 1993-03-05 | ||
| DE4319437 | 1993-06-11 | ||
| DE4319437A DE4319437C1 (en) | 1993-03-05 | 1993-06-11 | BiCMOS monolithic IC mfr. - avoids need for epitaxial and buried layers |
| US37175695 | 1995-01-12 | ||
| US08/371,756 US5525825A (en) | 1993-03-05 | 1995-01-12 | Monolithic integrated circuit with at least one CMOS field-effect transistor and one npn bipolar transistor |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| NL9400337A NL9400337A (en) | 1994-10-03 |
| NL194354B NL194354B (en) | 2001-09-03 |
| NL194354C true NL194354C (en) | 2002-01-04 |
Family
ID=27204834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL9400337A NL194354C (en) | 1993-03-05 | 1994-03-04 | Method for manufacturing a monolithic integrated circuit with at least one CMOS field effect transistor and one bipolar npn transistor. |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3426327B2 (en) |
| FR (1) | FR2702307B1 (en) |
| NL (1) | NL194354C (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3683054D1 (en) * | 1986-12-12 | 1992-01-30 | Itt Ind Gmbh Deutsche | METHOD FOR PRODUCING A MONOLITHICALLY INTEGRATED CIRCUIT WITH AT LEAST ONE BIPOLAR PLANAR TRANSISTOR. |
| EP0325181B1 (en) * | 1988-01-19 | 1995-04-05 | National Semiconductor Corporation | A method of manufacturing a polysilicon emitter and a polysilicon gate using the same etch of polysilicon on a thin gate oxide |
-
1994
- 1994-02-25 FR FR9402213A patent/FR2702307B1/en not_active Expired - Fee Related
- 1994-03-04 NL NL9400337A patent/NL194354C/en not_active IP Right Cessation
- 1994-03-07 JP JP03611594A patent/JP3426327B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3426327B2 (en) | 2003-07-14 |
| FR2702307A1 (en) | 1994-09-09 |
| NL194354B (en) | 2001-09-03 |
| FR2702307B1 (en) | 1995-08-18 |
| JPH0758227A (en) | 1995-03-03 |
| NL9400337A (en) | 1994-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5424572A (en) | Spacer formation in a semiconductor structure | |
| US5021354A (en) | Process for manufacturing a semiconductor device | |
| US4868135A (en) | Method for manufacturing a Bi-CMOS device | |
| JP3205361B2 (en) | Method for manufacturing power MOS transistor with longitudinal current | |
| JPH04226066A (en) | Bi-cmos device and its manufacture | |
| JPH09504411A (en) | Self-aligned CMOS process | |
| US5389553A (en) | Methods for fabrication of transistors | |
| JPH04226064A (en) | Interconnection body for semiconductor device use its manufacture | |
| EP0405293B1 (en) | Silicide compatible CMOS process with a differential oxide implant mask | |
| US5348896A (en) | Method for fabricating a BiCMOS device | |
| US5516708A (en) | Method of making single polysilicon self-aligned bipolar transistor having reduced emitter-base junction | |
| US5411900A (en) | Method of fabricating a monolithic integrated circuit with at least one CMOS field-effect transistor and one NPN bipolar transistor | |
| NL194354C (en) | Method for manufacturing a monolithic integrated circuit with at least one CMOS field effect transistor and one bipolar npn transistor. | |
| US5525825A (en) | Monolithic integrated circuit with at least one CMOS field-effect transistor and one npn bipolar transistor | |
| JP3006825B2 (en) | Method for manufacturing semiconductor integrated circuit device | |
| US5972766A (en) | Method of manufacturing a bipolar transistor by using only two mask layers | |
| JPS6380560A (en) | Method of manufacturing bipolar transistor and complementary field effect transistor simultaneously with the minimum number of masks | |
| JPH0738095A (en) | Semiconductor device and its manufacturing method | |
| JP2903881B2 (en) | Method for manufacturing semiconductor device | |
| US6093595A (en) | Method of forming source and drain regions in complementary MOS transistors | |
| KR20000066155A (en) | Shallow junction &silicide forming method of semiconductor devices | |
| GB2213321A (en) | High speed CMOS TTL semiconductor device | |
| KR0154850B1 (en) | Bicmos and its manufacturing method | |
| KR920000832B1 (en) | Method of fabricating bicmos transistor | |
| JP2940557B2 (en) | Method for manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| BC | A request for examination has been filed | ||
| DNT | Communications of changes of names of applicants whose applications have been laid open to public inspection |
Free format text: MICRONAS INTERMETALL GMBH |
|
| DNT | Communications of changes of names of applicants whose applications have been laid open to public inspection |
Free format text: MICRONAS GMBH |
|
| V1 | Lapsed because of non-payment of the annual fee |
Effective date: 20071001 |