MXPA97003406A - Circuito motor de un conjunto de reflectoresaccionados que tiene un convertidor de informaciondigital en analogica - Google Patents

Abstract

La presente invención se refiere a un circuito motor para accionar reflectores accionados de película delgada en una columna en un conjunto de M x N reflectores accionados de película delgada, donde M y N son números enteros e indican columna y fila del conjunto, respectivamente, cada uno de los reflectores accionados de película delgada se emplea para reflejar un rayo de luz incidente sobre el reflector, cada uno de los reflectores accionados de película delgada se asocia con un elemento de conmutación, cada uno de los reflectores accionados de película delgada se deforma en respuesta a un voltaje de señal aplicado ahía través del elemento de conmutación conforme cada uno de los elementos de conmutación en la misma columna es activado provocando asíuna desviación de la víaóptica del rayo de luz reflejado a partir de ahí, el circuito motor comprende:un dispositivo de memoria para almacenar una señal de video en forma de una señal digitalizada, la señal de video tiene una pluralidad de señales de video de línea, cada uno de las señales de video de línea es explorada de conformidad con un impulso de exploración, cada una de las señales de video de línea se divide en dicho número N de señales de datos de n-bitios, cada uno del número N de señales de datos de n-bitios se genera secuencialmente a partir del dispositivo de memoria;dispositivo para derivar a partir del impulso de exploración un impulso de reloj para accionar cada uno de dicho número N de espejos accionados de película delgada en la misma columna;dispositivo para derivar a partir del impulso de exploración una señal de control de datos que tiene un primer impulso seguido por un segundo impulso, cada uno del primer impulso y del segundo impulso tiene una duración asociada, donde dicho número N de señales de datos de n-bitios se encuentra disponible durante la duración del primer impulso;dispositivo para generar una señal de habilitación;y una pluralidad de dispositivos motores de una construcción sustancialmente idéntica, cada uno de los dispositivos motores es secuencialmente habilitado de conformidad con la señal de habilitación para accionar individualmente un número predeterminado de reflectores accionados dentro de la misma columna de tal manera que aplica individualmente a un número predeterminado de reflectores accionados un número correspondiente de las señales de datos de n-bitios, donde cada uno de los dispositivos motores incluye:dispositivo para generar una señal secuencial mediante el uso del impulso de exploración junto con la señal de habilitación, la señal secuencial se emplea para permitir que el número correspondiente de señales de datos de n-bitios se reciba en secuencia;dispositivo que tiene un número correspondiente de cierres de entrada, cada uno de los cierres de entrada para almacenar temporalmente una del número correspondiente de señales de datos de n-bitios de conformidad con la señal secuencial;dispositivo que tiene un número correspondiente de compuertas de transferencia, cada una de las compuertas de transferencia, en sincronización con la transición a partir del primer impulso al segundo impulso, envía simultáneamente la señal de datos de n-bitios a partir de cada uno de los cierres de entrada;dispositivo que tiene un número correspondiente de dispositivos de conversión cada uno de los dispositivos de conversión convierte la señal de datos de n-bitios transferida a partir de cada una de las compuertas de transferencia en una cantidad de voltaje analógica que es proporcional al valor de la señal de datos de n-bitios;y dispositivo que tiene un número correspondiente de dispositivos de amplificación, cada uno de los dispositivos de amplificación amplifica la cantidad de voltaje analógica para producir el voltaje de señal a aplicar a cada uno del número predeterminado de reflectores accionados.

Description

CIRCUITO MOTOR DE j UN CONJUNTO DÉ REFLECTORES ACCIONADOS QUE TIENE UN CONVERflDOR DE INFORMACIÓN DIGITAL EN -ANALÓGICA CAMPO TÉCNICO DE LA INVENCIÓN La presente invención se refiere a un circuito motor para un sis m de proyección óptica; y, más particularmente, a un circuito motor de un conjunto de reflectores accionados que incorpora un convertidor de información digital en analógica í"DAC" ) . ANTECEDFNTES DE LA TÉCNICA Entre numerosos sistemas de visua 11 zac ion disponibles en la técnica, se conoce un sistema de proyección óptica que puede proporcionar imágenes de alta c lidad a gran escala. Dos ejemplos de tal sistema de proyección óptica son un sistema de despliegue visual de cristal liquido f'LCD") que emplea una matn.: d>=> celdas de rristal liquido y un sistema de conjunto de refle t res accionados ("AMA") que emplea un conjunto de reflectores accionados. Cada una de las celdas cristal líquido y cada uno de los reflectores accionados •-n lo.» sistemas respectivos sirven co o un elemento de imagen ("p.¡-el"), donde el p?:<el representa un punto de una imagen visualizar y se activa por medio de un disposi ivo de conmutación como por ejemplo un TFT 'transistor de película delgada). El TFT es activado por una señal de voltaje derivada de una señal de imagen de t l manera que el punto tiene solamente una de una plurapdad de resoluciones o bien gradaciones proporcional a la magnitud de la se ^l de voltaje. Existen numerosos métodos de activación de TFT en la técnica. Uno de estos métodos es una técnica de muí iplexión, donde uno de una pluralidad de niveles predeterminados de voltaje de referencia se selecciona para proporcionar la resolución de conformidad con el nivel de la señal de voltaje. Sin embargo, en este método de activación, debe existir un número idéntico de niveles de voltaje de referencia al número de gradaciones, y por consiguiente el circuito motor es complejo y costoso. PRESENTACIÓN DE LA INVENCIÓN Por consiguiente, es un objeto primario de la presente invención roporci n un circuito motor de conjunto de reflectores accionados que emplea un DAC para lograr de manera eficiente una visualización gradual. De conformidad con la presente invención, se proporciona un circuito motor para accionar reflectores accionados de película, delgada en una columna en un conjunto de M K N reflectores accionados de películ delgada, donde M y N son números enteros e indican columna y fila en el conjunto, respec ivamente, cada uno de los reflectores accionados de película delgada se emplea para reflejar un rayo de luz incidente sobre ellos, cada uno de los espejos accionados de película delgada se asocia con un elemento de conmutación, i cada uno d,e los reflectores accionados de película delgada se deforma «en respuesta a un voltaje de señ l aplicado sobre él a través del elemento de conmutación cuando cada uno de los elementos de conmutación en la misma columna se activa para provocar de esta forma una desviación de la vía óptica del rayo de luz reflejado de ahí, el circuito motor comprende: un dispositivo de memoria para almacenar una señal de radio en forma de una señal d íg i ta 1 i ad , la señal de video tiene una pluralidad de señales de video de linea, cada una de las señales de video de línea se explora de conformidad con un pulso de e;plorac?ón, cada una de las señales de video de línea se divide en dicho número N de señales de datos de n-t? r, ios, >.ada uno del número N de señales de datos de n- itio e ener.i se uenc ta lmente a artir del dispositivo d>-> mem r i -t ; dispositivo para derivar a partir del impulso de exploración un impulso de reloj para activar cada uno de dicho número N de reflectores accionados de película delgada en la i ma columna; un dispositivo para derivar a partir del impulso de explora ión una señal de control de datos que tiene un primer impulso seguido por un segundo impulso, cada uno del primer impulso y del segundo impulso tiene una duración asociada, donde dicho número H de señales de datos de n- bitios se encuentra disponible en el transcurso de Ja duración del primer impulso; ' 1 dispositivo para generar una señal habilitante; y una pluralidad de dispositivos motores de una construcción sustancialmente idéntica, cada uno de los dispositivos motores es habilitado secuencia lmente de conformidad con la señal habilitante para accionar individualmente un número predeterminado de reflectores accionados dentro de la misma columna de tal manera que se aplique individu lmente al número predetermi ado de reflectores accionados un número correspondiente de las señales de datos de n-bitios, donde cada uno de los dispositivos motores incluyes dispositivo para generar una señal secuencial por medio del uso del impulso de exploración junto con la señal habilitante, la se 3 secuencia 1 empleándose para permitir que el número correspondiente de señales de datos de n-b i 11 os se reciba en secuencia; dispositivo que tiene un número correspondiente de cierres de entrada, cada uno de los cierres de entrada almacenan de manera temporal uno de los números correspondientes de señales de datos de n-bitios de conformidad con la señal de secuen i ; dispositivo que ti ne un número correspondi nte de compuertas de transf rencia, cada uno de las compuertas de transferencia, en i ronización con l a transición del primer impulso al se?undo impulso, 'envía simul áneamente la señal de datos de n-bi ios a par ir de cada uno de los cierres de entrada; dispositivo que tiene un número correspondiente de dispositivo de conversión, cada uno de los dispositivos de conversión convirtienda la señal de datos de n— itios transferida a partir de cada una de las compuertas de transferen ia en una cantidad de voltaje analógica que es proporcional al valor de la señal de datos de n-bitios; y dispositivo que tiene un número correspondiente de dispositivo de amplificación, cada uno de los dispositivos de amplificación amplifica la cantidad de voltaje analógica para producir el vol aje de señ l a aplicar a cada uno del ni'nwro redeter ina o de espejos ac ionados. BPFV'F DESCRIPCIÓN DE LOS DI PUJOS Los objetos y características anteriores y otros objetos y cara e ís i as de la presente invención serán aparentes a partir de la siguiente descripción de las modalidades preferidas, en combi ar, ion con los dibujos anexos, en donde: La figura 1 presenta una vist esquema!, I a de un conjunto de reflectores accionados de película delgada para su uso en un sistema de proyección óptica; La figura 2 muestra un circuito motor para el AMA de conformidad con la presente inven ión; La figura 3 ilustra un esquema detallado de cualquiera de los elementos del paquete motor presentado en la figura 2; La figura 4 representa una construcción detallada de cualquiera de los módulos motores presentados en la figura 3; La figura 5 proporciona un diagrama de circuito de cualquiera de las secciones de cierre DAC presentadas en la figura 4; La figura 6 presenta un diagrama de circuito de cualquiera de los DAC presentados en la figura 5; y Las figuras 7,8 y 9 son gráficas que muestran ondas de señales generadas en varios puntos en el circuito motor ele column . MODALIDADES DE LA INVENCIÓN Con referencia a la figura 1, se muestra una vista parcial. esquem i de un co unto 50 de M x N de refl ctores accionados de película delgada ("AMA") 40 para su. uso en un sistema, de proyección óptica donde M y N son números enteros, por ejemplo, 640 y 480, e indican fila y columna en el conjunto 50, respec i amente. El conjunto 50, operado en un volt je de operación típico que se indica entre 0V y 15V, comprende una matriz activa 10 y un conjunto 50 de M x N reflectores 40 accionados de película delgada. La matriz activa 10 incluye un sustrato 12, un conjunto de M x N elementos de conmutación, como por ejemplo TFT (no ilustrado), y un conjunto de M x N terminales de conexión 14. i - / Cada uno de los reflectores 40 accionados 1 d película delgada incluye un miembro cíe soporte 42 equipado con un' conducto 46, un miembro elástico 48, un primer electrodo 62 de película delgada, un miembro 64 electrodesplac i vo eléctrico y un segundo electrodo 66 de película delgada. El primer electrodo 62 de película delgado hecho de un material eléctricamente conductor se conecta eléctricamente al elemento de conmutación a través del conducto 46 y de la terminal de conexión 14, por lo que funciona como un electrodo de señal en el reflector 40 accionado de película delgada. El miembro 64 electrodesplac i o de película delgada se hace de un material ele trodesplac i vo co o por ejemplo un material p iezoeléc trico o bien un material elect rostri t i vo que se deforma en respuesta a. un campo eléctrico aplicado a el. El segundo electrodo 66 de película delgada hecho de un material que refleja la luz y que conduce la elec ri idad funciona como un reflector así como un electrodo de pola i a ión e>n el reflector 40 accionado de película delgada. En tal sistema AMA, la luz proveniente de una lámpara es iluminada de manera uniforme sobre el conjunto 50 de los reflectores 40 accionados de película delgada. El. rayo de luz reflejado proveniente del segundo electrodo 66 de película delgada en cada uno de los reflectores 50 accionados sobre una abertura de un reflector. Mediante la aplicación de una señal eléctrica a cada uno de los reflectores accionados 50, la posición relativa del segundo electrodo 66 de película delgada en cada uno de los reflectores accionados 40 en relación con el rayo de luz incidente se altera, provocando así una desviación de la vía óptica del rayo reflejado a partir del segundo electrodo 76 de película delgada en cada uno de los reflectores accionados 40. Conforme varía la vía óptica de cada uno de los rayos reflejados, la cantidad de luz reflejada a partir del segundo electrodo 66 de película delgada en cada uno de los reflectores accionados 40 que pasa a través de la abertura cambia, modulando así la intensidad del rayo. Los rayos modulados a través de la abertura se transmiten en una pantalla de proyección por medio de un dispositivo óptico apropiado romo por ejemplo un lente e proyección p ra visualizar e esta forma una imagen sobre la pantalla. Uno de los istemas de AMA se presenta en una solicitud copend i ente mancomunada de los Estados Unidos de Améric No. de Ser i*» 08/331,399, titulada "THIN FILM ACTUATED MIRROR. APP.AY AND METH0D THE MANUFACTURE THERE0F" , (CONJUNTO DE REFLECTORES ACCIONADOS DE PELÍCULA DELGADA Y MÉTODO PARA SU FABRICACIÓN), que se incorpora aquí por referencia. Con referencia a la figura 2, se muestra un diagrama de bloque de un circuito motor para el. AMA 50, donde el AMA 50 se muestra con una pluralidad de TFT 52 arreglados en lds cruces de las líneas de datos 54 y las líneas selectoras 5<_j. Conforme se selecciona cada una de las líneas selectoras 56 de manera secuencial, se aplica una señal de datos como señal de voltaje a una línea de señal 54 asociada individualmente con cada fila de reflectores 40 accionados de película delgada para producir de esta forma una línea de video horizontal de una imagen en la v isual izac ion. El circuito motor comprende una memoria de cuadro 370 y cinco circuitos integrados IC de paquete 100, 110, 120, 130, 340 que tienen 128 canales de una construcción sustanc i lmente idéntica. Una señal de video en forma de una señ l de datos digi al izada se alimenta a la memoria de cuadros 17 para el almacenamiento de la misma a través de *>na r-fc?tm?r> l de entrada 172. o se sabe bien en la t i nica, la señal de video comprende una pluralidad de seña ] es de video de línea hoprontal e: ploradas de conformidad ?_on un impulso de ex loraci n. Cada una de las señ las de video de línea se divide en un número N, es decir 4?? de señales digitales, cada una de las señales digitales tiene datos de 8 bitios. Las señales de datos digitales almacenadas se proporcionan se uenc is- lmente a un paquete ?Cs 1 0-140 de memoria de cuadro 170. Cada uno de los cinco paquetes ICs de 128 canales 110-140 sirve para accionar i dividualmente un número predeterminado como por ejemplo 28, de refl ctores 40 ac íonados de película delgada en una columna, lo que se' presentará ad n: lona 1 mente con referencia a la figura 2 a continuación. Varias señales de sincronización y de control, generadas a partir de un generador de señal de control 180, empleadas para controlar el circuito motor de conformidad con lo presentado en la figura 2 se definen con referencia a las figuras 7, 8 y 9 de la siguiente manera. Como se sabe en la técnica, en el estándar NTSC, un impulso de sincroni ación horizontal "Hsyn" tiene un período de aproximadamente 63.5 µs , como se muestra en el figura 7A, que corresponde al tiempo necesario para explorar una línea de video horizontal; y la información visual efectiva es representada solamente para la dura ión de 51.6 µs . Considerando ahora que el n mero de receptores accionados 40 de elí ula d lgada dentro de u -í columna es de 640, una íi' ri.ieni 3 de reloj de punto horizontal "Fsys" necesaria psr? i tiv.r un receptor accionado de película delgada de punto ho iz n al se vuelve aproximadamente 12.4 MHz í-640/51,6 µs), como se muestra en 13. f ICJUG. 7B. Para der ar el intervalo de la información visual efectiva a partir del tiempo de exploración horizontal, se emplean dos impulsos cortos, "HCNT74" y "HCNT714", co o se muestra en la figura 7C y 7D. Cada uno de los impulsos HCNT74 y HCNT714 es generado en el momento del 74avo impulso de reloj y 714avo impulso de reloj del tren del impulsos de reloj de puntos horizontales contados a partir de cada "uno de los puntos de inicio TI de la explora i n, respectivamente. Una duración elevada activa "A" que tiene 640 impulsos de reloj de punios entre los impulsos HCNT74 y HCNT714 seguido por una du facción ba a activa "B" de 11.88 µs , después, se vuelve, una señal de control de datos "/LDAC", co o se muestp en la figura 7E. Durante la duración A, 640 señales de datos como la información visual efectiva se encuentran disponibles en el ci cuito integrado de paquete 110 a 150; mientras que durante la duración B, las señales de datos 640 cerradas salen del circuito integrado de paquete al mismo tiempo para activar simul áneamente los receptores ac ionados de película delgada n una columna, La f-e, ?it'f?r¡H Fsys d«r reloj de puntos horizontales se divide por uii factor ? p ra forma una señal de dirección A0 como se muestra en la figura 8 ; la señ l de dirección AO se disi por un factor 2 para formar una señal de dirección At como se mues ra en l figura SB; la señal de direc ión 3 se du i e por un factor 2 para formar una señal de dirección A2, •- orno se muestra en la figura BC ; la señal de dirección A2 se divide con un factor 2 para formar una señal de dirección A3 como se muestra en la figura 8B; y la señal de direcci n A3 se divide por un factor 2 para formar una señal de dirección A4 como se muestra en la figura 8D.

Las señales de selección de paquete b jo activo, /PVGSI, 'Pr'GS2, /PKGS3, /PKGS4, /P1'GS5, como $e muestra en las figuras a 9E , se emplean pa ra, habilitar secuenc la lmente el paquete IC, respecti amente. *:» La figura 3 representa una construcción detallada del circuito integrado de paquete mostrado en la figura 1, donde se muestra solamente un circuito integrado de paquete, por ejemplo 100. El circuito integrado de paquete 100 incluye 4 módulos, 200, 202, 204, 206 motores de receptores accionados 0 de película delgada de 32 canales de reposición sustanc íal ente idéntica; y, a su vez, cada uno de los módulos motores 200, 202, 204, 206 incluye tres secciones, e< decir, un descod i f i cador 210, 212, 214, 216, una sección de ci re 220, 222, 224, 226 y un=¡ sección DAC y 0P-AMP 230, 5 232, 234, 236, respec ivamente. De nformidad con la invención, el descod i f icador, la b ión de cierre y la sección DAC y 0P-AMP en cada uno de los cu tro módul s 200, 202, 204, 206 puede fabricarse de manera integral en una plaqueta de circuito integrado híbrida; y, a su vez, l s cuatro plaquetas de circuito integrado híbridas pueden fabricarse de la manera integral en n circuito integral de paquete, co o se muestra en la figura 2 por medio del uso de la técnica de MCM (módulo de plaquetas múltiples). Además, con referencia a la figura 4 se ilustra una construcci n detallada de un módulo motor, por ejemplo 200, presentado en la figura 2, La sección 220 tiene DAC incluye ocho circuitos de cierre 300 a 370 y la sección DAC y 0P-AM0 230 incluye 8 circuitos DAC y 0P-AM0 400 a 470, respec ivamente. Los descodi f icadores, 210 a 216, se habilitan de manera secuencial por medio de un conjunto de señales de selección de plaqueta baja activa, /CHIPS1, /CHIPS2, /CHIPS3, /CHIPS4, como se muestra en la figura 9F a 91 junto con las señales de selección de paquete. Las señales de dirección A2A3A4 conectadas al des ad i f icador 210 se emplea para determinar cuáles circuitos de cierre se seleccionarán para recibir las entradas de datos de 8 b i t i os en un transductor de datos "DATA". El descod i f icador 210, en respuesta a la señal y dirección A2A3A4, produce secuenc ia Imente 8 señales de habilitación de cierre, /WRO a /WP.7, como se muestra en las figuras 9J a 9Q. Las señales de habilitación de cierre, /WBQ /WP7 que alimentan a los circuitos de cierre 300 a 370, respec t i. va e te . Cada uno de los 8 circuitos de cirre, 300 a 370, almacenan temporamente 4 señales de datos de 8 bit ios en secuencia de conformidad con las señales de habilitación de cierre, /WRO a /WR7, a partir del. desead i f icador 210 y envía simul áneamente las señales de vector almacenados a los 8 ci cui os DAC y, a su vez, 8 circuitos 0P-AMP , 400 a 470, respec t i vamente . \ I Cada uno de los 8 circuitos DAC y OP-AMP , 400 a -470, deriva a par ir de las señales de datos de 8 bit ios los contactos de señal que corresponden a las señales de datos a aplicar a los reflectores 40, accionados de película delgada, respec t i vamente. La figura 5 presenta un diagrama de circuito detallado de un circuito de cierre mostrado en la figura 4, por ejemplo 300. El circuito 300 incluye un circuito secuencial 30, una parte 80 de entrada de datos y una parte 90 de salida de datos. La parte 80 de entrada de datos iene un conjunto de 4 y dicha entrada de datos 82, 84, 86, 88. Cada uno de los cierres 82, 84, 86, 88, de entrada de datos, es una D-FF convencional (di entable) , almacena temporal ente una señ l de datos de 8 bitios en el transmisor de datos DATA en secuencia ba o el o trol de circuito secuencial 30, El circuito aecuencial 30 tiene 3 invertidores 22, 24, 26 y cuatro compuertas AND 32, 34, 36, 38. Un primer invertidor 22 invierte la salida (/WRO) del desco i f icador 23 ; y un segundo invertidor y tercer invertidor en 4 y 2 invierten las señales de dirección A0 y At , respectivamente. La primera compuerta AND 32 realiza tina operación lógica AND sobre las salidas de los invertidores 22, 24, 26. La salida resultante de la compuerta ANE< 32 se proporciona a un primer r .ierre 32 como una señal de control para permitir que el cierWe 52 reciba una primera señal de datos de 8 bitios en el transmisor de datos DATA. Una segunda compuerta AND 34 lleva a cabo una operación lógica AND en las salidas de los invertidores 22, 26 y la señal de dirección A , La salida resultante a partir de la compuerta AND 34 se proporciona a un segundo cierre 84 como una señal de control para permitir que el cierre 84 reciba una segunda señal de datos de 8 bitios en el transmisor de datos DATA. Una terc era compuerta ADN 36 lleva a cabo una operación lógica AND en l =5 salidas de los invertidores 22 a 24 y la señal de dirección Al. la salida resultante de la compuerta AND 36 se proporciona a un cierre de 36 co o una señal de control 3ra permitir que el cierre 86 bloquee una tercera seña de iatos de 8 b i i i os en el transductor de datos DATA. Una cu ta compuer ta AND 38 lleva a cabo una operación lógica AND sobre la salida del invertidor 22 y l?? señales de dirección Al, Al. la salida resultante de la compuerta AND 38 propor iona a un cuarto cierre 88 como una señ3l de control para permitir que el cierre 88 bloquee una cuarta señal de datos de 8 bibio-; en el transductsr de datos DATA. La parte 90 de salida de datos incluye un invertidor 18 para llevar a cabo una operación de inversión pa ra la señal de control de datos /l DAC y un conjunto de 4 compuertas de transferenci 92, 94, 96 , 98. Cada una de las compuertas 92, 94, 96, 98 es un D-FF convencional, sirve para enriar datos 1 y señales de datos transmitidas de los cierres de entrada 82, 84, 86, 88 en la transmisión de ida positiva de las salidas del invertidor del cierre. La operación del circuito motor del conjunto de relectores accionado de la presente invención se presentará a cont i nuac i ón. Cuando ambas señales de selección, /P GSl y /CHIPS1 , son ba a activa y un código de las señales de dirección (A4A3A2) es (000), el descod i f icador 210 es habilitado y produce después la señal /WRO baja activa como se muestra en la fiyura 81. La señal /WRO baja activa es invertida por el primer invertidor 22 y se alimenta después a cada una de las compuertas ANF 32-38. En este momento, si un código de la señal de dir c ión (A3 ) (00) la primera señal de 8 bi ios es bloqueada en el primer D-FF 82 al momento de una transición positiva de la salida proveniente de la primera compuerta AND 32; si el código de dirección (A1A0> se vuelve (03), la segunda señal de datos de 8 bit ios es bloqueada en el segundo D-FF 84 al momento de una transición positiva de la sa ida proveniente de la segunda compuerta AND 34; si el código de dirección (AlAO) se w& ve (30) la tercera señal de datos de 8 b i tos es bloqueada en el tercer D-FF 86 al momento de una transición positiva de la salida proveniente de la tercera compuerta AND 36; si el código de señal (A3A0) se vuel e (13), la cuarta señ l de datos de 8 bitios es bloqueada en el cuarto D-FF 88 al momento de una transición positi a de la salida que proviene de la cuarta compuerta AND 38. Por ot a parte, cuando de la primera a la octava señal de datos de 8 b i tos se encuentran en los D-FF 82 a 86, como el có i o de dirección (A4A3A2) se vuelve (100) el desco i f icador 210 produce la señal de habilitación de cierre /WR3. En respuesta a la señal de habilitación de cie re /WP1 el circuito de cierre 210 mostrado en la figura 4 e'-, habilitado de tal manera que se bloquean secuenc ía mente de la 5a a l a 8a señales de datos de 8 bit ios sobre sus D-FF correspondientes, respectivamente. la opera jón anterior se repite en relación a un último cir uito HVJ cierre 7 h stn que la 3 s a 32 va señales de datos estén bloqueadas en la sección de cierre 220 mostrad* la figura 3. De la iTüniiia manera, conforme los módulos restantes 2 , 4 , 2 6 están sei uen l 3 ^p habilitados por la señal de dirección, /Pl'6S3 y /CHIPS1 a /CHIPS4, una unidad de 32 -señales de datos se almacena secuenr i a 3 mente en los cierres de a os de entrada dentro de los módulos 202, 204, 206, respectivamente. Secuenc la 3 mente conforme los 5 circuitos integrados de paquetes, 100 a 140, como se muestra en l a figurs- 2, están secuenc la Iment e ha i 1 i tados por las señales de selección de paquete, un conjunto de 128 señales de d os se almacena en los cierres de datos de entrada dentro de los circuitos integrados de paquete, respectivamente, para lograr el almacenamiento de un total de 640 señales de datos durante la duración "A" que tiene los 640 impulsos de reloj de pulso de la señal de control de datos /LDAC coma se muestra en la figura 7E. Después, las 640 señales de datos bloqueadas en los cierres de entrada empiezan i ultáneamente a ser transmitidas al DAC y OP-AMP, en sincronización con la transición positiva de la señal de control de datos invertida por el invertidor 28 a través de las compuertas de transferencia. La t ansmisión se realiza durante la duración "B" como se mu -»i a en l figura 7F . Con referencia a la figura 6, se muestra un diagrama de "_i i.uj.to de uno de los circuitos OP-AMP, por ejemplo 400, en l fi urs- 4. Cada una de las cu tro señales de datos de 8 bit ios proveniente de los D-FF 92, 94, 96, 98 se aplica a las terminales, de entrada, DO D7 , de cada uno de los DAC, respectivamente. Se muestra en la figura 6 solamente un d ?ay rama de circui o de DAC, por ejemplo, 302, para mayor simplicidad. El DAC 302 lo convierte en una cantidad de voltaje analógica proporcional al valor digital aplicado ahí. La cantidad de voltaje analógica puede to ar cualquiera de numerosos valores de gradalción diferentes, por ejemplo, 256 (- 2.'2.'2/2?2:*2X2K2) valores diferentes, en un rango Vref de voltaje de operación dado aplicado al DAC 302. El DAC 302 propor iona el voltaje analógico convertido a su OP—AMP 400 correspondiente. El OP—AMP 400 si ve para amplificar la cantidad de voltaje analó ico a la señal de voltaje que se ubica le 0V a 15V adaptada para ac l ana r el AMA 50. La señ l de voltaje amplificada se alimenta a una fuente de TFT 52 que se activa por medio de la línea selectora 56. Por consiguiente, el reflector accionado 40 asociado con el TFT 52 es cargado en un nivel de la señal de voltaje a p 1 i f ¡ i acto . Aún cuando la presente invención se ha mostrado y descrito sol en! >-• con rela ión a la modalidad particular, será ir- i ente A lo expertos en la materia que muchos cambios y mo ificaciones pueden ll arse a cabo sin sali se ni del >-->s lr i t,u n del alcalice de la presente invención de • onfaimidid con lo definido en las reí v j nd i a iones anegas,

Claims (3)

1. REIVINDICACIONES 1. Un circuito motor para accionar reflectores accionados de película delgada en una columna en un conjunto de M v N reflectores accionados de película delgada, donde M y N son números enteras e indican columna y f la del conjunto, respectivamente, cada uno de los reflectores accionados de película delgada se emplea para reflejar un rayo de luz incidente sobre el reflector, cada uno de los reflectores accionados de película delgada se asocia con un elemento de conmutación, cada uno de los reflectores accionados de película delgada se deforma en respuesta a un voltaje de señal aplicado ahí a través del elemento de conmutación conforme cada uno de los elementos de conmutación en la tusiTia columna es activado provocando así una desviación de la a óptica del rayo de luz reflejado a partir de ahí, el i r c •_- 1 to motor •'omprende: un dispositivo de? memoria pi ra almacenar una señal de video en forma de una señal d ig i t 1 i zada , la señal de video tiene una pluralidad de señales de video de linea, cada uno de las señales de video de línea es e.»plorada de conformidad con un impulso de e; p 1 rsc i n, cada una de las señales de video de línea s divide en dicho número N de señales de datos, de n- i ios, >_ada uno del número N de señales de datos de n--bitios se genera secuenc i al mente a partir del dispositivo de memoria; 23 dispositivo para derivar a partiir del impulso de exploración 1 un impulso de reloj para accionar cada uno de dicho número N de espejos accionados de película delgada en la misma columna ; dispositivo para derivar a partir del impulso de exploración una señal de control de datos que tiene un primer impulso •seguido por un segundo impulso, cada uno del primer impulso y del segundo impulso tiene una duración asociada, donde dicho número N de señales de datos de n-bitios se encuentra disponible durante la duración del primer impulso; dispositivo para genera r una señal de habili ación; y una pluralidad de dispositivos motores de una construcción sustanc í lmente idéntica, cada uno de los dispositivos motores es secuenc l 1 mente habilitado le conformidad con la señal de habilitación para accionar- indi idua ente un número predeterminado de ref te>- toras accionados dentro de 1 i misma columna de tal manera que aplica in ividualmente a un número predeterminado de reflectores accionadas un número coi respondiente de las, señales de datos de n-bit JOS, donde c .-ta uno ríe los dispositivos motores incluye: dispositivo para generar una señal secuencial mediante el uso del impulso de ei-plora." i n junto con la señal de haLn 1 i tac ion, 1 i señal secuen i a 1 se plea parí permitir que el número correspondiente de señales de datos ele n-b i 11 os se reciba en secuencia;
2. I dispositivo que tiene un número correspondiente de cierres de entrada, cada uno de los cierres de entrada para almacenar temporalmente una del número correspondiente de señales de datos de n-bitios de conformidad con la señal secuenc í 1 ; dispositivo que ti ne un número correspondiente de compuertas de ransferencia, cada una de las compuertas de transferencia, en sincroniza ión con l a transición a partir del primer impulso al segunda impulso, envía simultáneamente la señal de datos de -bitios a partir de cada uno de los cierres de entrada; dispositivo que tiene un número correspondiente de dispositivos de conversión, cada uno de los dispositivos de conversión convierte la señal de datos de n-bitios transferida a partir de cada una de l s compuertas de t t'_t ns f r ene i a en una cantidad d -voltaje analógica que es piüport ional al valor de la señal de datos de n-rj?t?as; y dispositivo que 1 ene un número correspondi nte de disposi ivos e ampl if ícapón, cada uno de los dispositivos .li- amplific i n amplifica la cantidad de voltaje analógica p r producir el voltaje de señal a aplicar a cada uno del número predeterminado de reflectores accionados. 2. El aparato de la rei in ica ión 1, donde el dispositivo de conversión incluye un convertidor de información digital en ana ló ica.
3. 3. El aparato de la reivindicación 2, donde la cantidad de volt e anal gica es una de 2 a la potencia ? valores de gradación diferentes en un rango de voltaje de operación dado aplicado al convertidor de información digital en a na 1 óg i c a ,