MXPA96001650A - Pantalla con arreglo multiplexor sobre sustrato y con circuito integrado convertidor de digital a analogico anexo, con varias salidas - Google Patents

Abstract

La presente invención se refiere a un producto tal como una pantalla incluye un primer sustrato sobre el cual se forman un conjunto de circuitos de arreglo y un conjunto de circuitos multiplexores, y también incluye una o más estructuras de circuito integrado (CI) unidas al primer sustrato. El conjunto de circuitos del arreglo incluye N líneas de datos, cada una impulsada o activada por señales multiplexadas, en donde N es mayor de 32. El conjunto de circuitos multiplexores proporciona las señales multiplexadas en respuesta a señales de impulsión analógicas desde P polos de entrada analógica y señales de control multiplexores a partir de Q polos de control, en donde P es menor que N, pero no menor que 32, y en donde Q es menor que N, pero no menor que N/P. Cada una de las R estructuras de CI puede incluir un sustrato de cristalúnico, cada uno con un conjunto de circuitos convertidores de digital a analógico (DAC), en donde R es mayor que cero, cada sustrato tiene por lo menos S polos de salida analógica, en donde S es menor que 32. Juntas, las R estructuras de IC tienen T polos de salida analógica, en donde T es mayor que P, y cada uno de los P polos de entrada analógica es pareado o acoplado con, y conectado a uno de los T polos de salida analógica.

Description

PANTALLA CON ARREGLO MÜLTIPLEXOR SOBRE SUSTRATO Y CON CIRCUITO INTEGRADO CONVERTIDOR DE DIGITAL A ANALÓGICO. ANEXO. CON VARIAS SALIDAS ANTECEDENTES DE LA INVENCIÓN La presente invención se relaciona con conjunto de circuitos para impulsar líneas de datos de un arreglo formado sobre un sustrato. Matsueda, Y., Ashizawa, M., Aruga, S., Ohshima, H., y Morozumi, S., "Defect-Free Active-Matrix LCD with Redundant Poly-Si TFT Circuit", SID 89 Digest, Vol. XX, 1989, pp. 238-241, describe una pantalla de cristal líquido (LCD) en la cual una matriz activa incluye líneas de exploración y líneas de datos formadas sobre un sustrato. Como se muestra en la figura 1, los impulsores Y para las líneas de exploración se forman sobre el mismo sustrato, a lo largo de dos lados opuestos de la matriz activa. Los impulsores X para las líneas de datos también se forman sobre el mismo sustrato, a lo largo de los otros dos lados de la matriz activa. Como se describe en la página 238 en relación con la figura 1, los impulsores X pueden incluir dos circuitos de registro de desplazamiento, 16 líneas de video y un arreglo de 1280 TFT controlado por los circuitos de registro de desplazamiento. Cada línea de video puede ser dividida de 8 líneas paralelas para proporcionar una frecuencia de entrada de datos a la cual pueden operar los circuitos TFT. Como se muestra en la figura 1, cada una de las líneas paralelas está conectada a un TFT de cada octava línea de datos. Lee, S. N., Stewart, R. G., Ipri, A., José, D., y Lipp, S., "FAM 13.5: A 5X9 Inch Polysilicon Gray-Scale Color Head Down Display Chip", 1990 IEEE International Solid-State Circuits Conference Digest of Technical Papers, 1990, pp. 220-221 y 301, describe una pantalla en la cual los circuitos electrónicos de exploración se pueden integrar en una placa de vidrio junto con transistores de conmutación de pixel . Tanto los circuitos de línea de datos como los activadores en línea de selección se pueden fabricar sobre un sustrato de vidrio junto con transistores de película delgada de polisilicio. Como se muestra y describe en relación con la figura 2, los exploradores de datos completamente redundantes se encuentran en la parte superior del arreglo y los exploradores de selección se encuentran a la izquierda y la derecha. Como se muestra y describe en relación con la figura 3, los exploradores de datos de escala de gris divididos en registradores impulsados desde una línea común tienen 25 polos conectados a las entradas de cuatro circuitos de registro de desplazamiento de 20 etapas que son impulsados por cuatro relojes externos separados en 90 grados. Una técnica de exploración de rampa de corte o rampa interrumpida puede manejar el requerimiento de exhibición de color de 32 niveles de gris, con cada línea de datos impulsada por una compuerta de transmisión controlada por la salida de un contador de 5 bitios. Como se muestra y describe en relación con la figura 4, se asocia un contador de escala de gris de 5 bitios con el conjunto de circuitos del explorador de datos. Durante un período de la primera línea, el código de escala de gris de 5 bitios para cada pixel se carga en los circuitos de registro de desplazamiento de datos. Al final del período de línea, los datos son transferidos desde los circuitos enganchadores o inversores de registro de desplazamiento hacia los circuitos contadores. Durante un segundo período de línea, un enlace común de datos maestro adquiere forma de rampa por un impulsor de baja impedancia desde 0V hasta 5V, como se muestra en las figuras 6a y 6b. La rampa de línea de datos maestra siempre es la misma y no contiene ninguna información de imagen. La información analógica presentada a las líneas de datos depende completamente del contenido de sus contadores . El reloj contador implementa todos los contadores de línea de datos, y siempre que cada contador alcanza una cuenta de lllll, se establece un vasculador inversor de control para apagar o desactivar la compuerta de transmisión. Este circuito de exploración de rampa de corte o rampa interrumpida puede obtener una conversión digital a analógica de 32 etapas precisa y uniforme, y la integración del conjunto de circuitos de exploración puede reducir el número de polos de entrada. El conjunto de circuitos de interrupción de línea de datos incluye únicamente una línea de entrada analógica, mencionada como una línea de rampa. La línea de rampa proporciona una señal de rampa a un polo de canal para cada compuerta de transferencia TFT. Para cada TFT de la línea de datos, se conecta un contador entre el circuito de registro de desplazamiento en la compuerta de TFT para asegurar que cada línea de datos recibe únicamente su señal. La figura 8 muestra la sincronización para el conjunto de circuitos en la figura 3, que muestra la línea RAMP (rampa) como una señal analógica. La figura 9 muestra la técnica de rampa de corte o rampa interrumpida para la conversión a escala de grises. Lewis, en la EP-A 0 540 163, describe circuitos analógicos capacitores conmutados construidos de TFT de polisilicio (poly-Si) y capacitores de película delgada (TFC) . Los circuitos se pueden fabricar sobre sustratos de área grande y se pueden integrar, por ejemplo, con pantallas de panel plano, arreglos de exploración óptica de ancho de página o cabezas de impresión de ancho de página.

Los circuitos capacitores conmutados analógicos pueden ser utilizados para formar circuitos impulsores de datos, que incluyen amplificadores de muestreo y convertidores digital a analógico (DAC) para AMLCD. Como se muestra y describe en relación con las figuras 5-9, los amplificadores de capacitor conmutado se estabilizan o ajustan con tiempos de ciclo muy por debajo de 60 µs, el tiempo de línea aproximado disponible para un AMLCD de resolución de TV convencional; además, los amplificadores responden con buena linearidad y sin truncamiento o limitación de picos. Como se muestra y describe en relación con las figuras 10-13B, todos los DAC de redistribución de carga de película delgada pueden construirse para impulsores de datos AMLCD u otras aplicaciones. Como se muestra y describe en relación con las figuras 14A y 14B, se puede utilizar un arreglo de amplificadores de muestreo de video con componentes de TFT de polisilicio para impulsar líneas de datos de un AMLCD. Como se muestra y describe en relación con las figuras 15A y 15B, la arquitectura del impulsor de pantalla puede utilizar DAC implementados completamente en TFT y TFC, con un multiplexor a la salida de cada DAC, lo que permite que cada DAC impulse varias líneas al conmutar la salida de DAC entre las líneas de datos.

RESUMEN DE LA INVENCIÓN La invención resuelve los problemas que surgen al proporcionar señales de impulsión de datos a un arreglo de matriz activa de conjunto de circuitos formados sobre un sustrato. Por ejemplo, un arreglo bidimensional (2D) puede incluir dos grupos de líneas conductoras que se extienden en direcciones perpendiculares. Cada línea que se extiende en una dirección puede proporcionar señales a una columna de arreglo; cada línea que se extiende en otra dirección puede proporcionar señales a una hilera del arreglo. De manera convencional, cada posición de hilera-columna en un arreglo bidimensional incluye conjunto de circuitos, algunas veces denominado como una "celda" que responde a señales en las líneas para la combinación de hilera y columna de las celdas. Mediante un grupo de líneas paralelas, denominadas de manera ilustrativa "líneas de datos", cada celda recibe señales que determinan su estado. Otro grupo de líneas paralelas, denominadas de manera ilustrativa "líneas de exploración", cada celda a lo largo de una línea de exploración recibe una señal que activa a la celda para recibir señales desde la línea de datos.

En arreglos convencionales, cada línea de exploración proporciona una señal de exploración periódica que activa un componente en cada celda conectado con la línea de exploración para recibir una señal desde su línea de datos durante un breve intervalo de tiempo de cada ciclo. Por lo tanto, una sincronización precisa de las señales de exploración con las señales sobre las líneas de datos es crítica para una operación de arreglo exitosa. A su vez, la sincronización precisa requiere que las señales de impulsión hacia las líneas de datos se proporcionen con sincronización precisa. Una manera de obtener señales de impulsión de datos sincronizadas con precisión es proporcionar un polo de entrada externo para cada línea de datos. Los grupos de polos de entrada externos después se pueden conectar mediante unión automatizada a cinta (TAB) a un conjunto de circuitos que es externa al sustrato. Por ejemplo, el conjunto de circuitos externo puede incluir, para cada línea de datos, un DAC implementado en un conjunto de circuitos de cristal único. Sin embargo, este enfoque requiere una gran cantidad de conexiones TAB y falla siempre que una de las conexiones TAB falla mecánicamente. Además, la gran cantidad de conexiones TAB imposibilita una pantalla de alto desempeño pequeña, tal como una pantalla de proyección.

El artículo descrito en lo anterior de Matsueda et al. ejemplifica otro enfoque que se utiliza en los AMLCD de TFT construidos de poli-Si convencionales. En este enfoque, cada una de las líneas de entrada analógica m proporciona una señal de impulsión de datos cada línea de datos ?iésima y las señales de impulsión de datos son muestreadas bajo el control de un circuito de registro de desplazamiento que se integra en el sustrato. En este enfoque de muestreo del circuito de registro de desplazamiento, cada línea de entrada analógica tiene un polo de entrada externo para recibir una señal de impulsión de datos desde uno de los m DAC en el tablero externo al sustrato. Las líneas de entrada analógica y los polos de entrada de registro de desplazamiento se conectan a un tablero principal a través de un conectador flexible. Sin embargo, el enfoque de muestreo de circuito de registro de desplazamiento es problemático debido a que el tiempo disponible para cargar una línea de datos es breve, de modo que es difícil un muestreo preciso de voltaje, lo que imposibilita la obtención de la escala precisa de grises. Además, la velocidad del reloj requerida para el circuito de registro de desplazamiento es muy elevada. Estos problemas empeoran conforme se incrementa la cuenta de pixeles en pantalla.

Los problemas con el muestreo del circuito de registro de desplazamiento se pueden resolver al incrementar m el número de líneas de entrada analógicas. Pero normalmente se requiere una DAC externa para cada línea de entrada analógica. Por lo tanto, cada línea de entrada analógica adicional incrementa la complejidad externa del sistema y también incrementa la cuenta total del circuito integrado. Como resultado de estos problemas, el enfoque de muestreo del circuito de registro de desplazamientos es limitado a aplicaciones de bajo desempeño y baja resolución tales como las televisiones portátiles. El artículo descrito en lo anterior de Lee et al . ejemplifica otro enfoque adicional utilizado en los AMLCD de TFT construidos de poli-Si convencionales. En este enfoque, se integran DAC de rampa no lineal sobre el sustrato de vidrio con la matriz activa. Como resultado, se puede utilizar una entrada digital, lo que proporciona el potencial de una uniformidad de imagen muy buena. Lewis, EP-A 0540163, descrita antes, ilustra un enfoque similar que integra DAC capacitores conmutados no lineales sobre el sustrato de vidrio con la matriz activa. Este enfoque también permite entrada digital . Los enfoques de DAC integrado comparten diversos inconvenientes: en primer lugar, los impulsores integrados deben ser muy complejos, lo que incide en el rendimiento y en los tiempos de diseño; en segundo lugar, el funcionamiento de TFT de poli-Si no es tan bueno como el desempeño de un MOSFET cristalino único, de manera que los DAC son más difíciles de diseñar para dispositivos de poli-Si; en tercer lugar, cada uno de los enfoques de DAC integrado requiere muchas líneas de entrada digital de alto voltaje, cada una con su propio amplificador externo; y finalmente, la densidad de celdas es limitada debido a que los DAC se vuelven más largos conforme disminuyen las separaciones entre líneas de datos. Además, el enfoque de DAC en rampa utiliza un contador para generar un pulso digital cuyo ancho es controlado por los datos de entrada. Este pulso activa una compuerta de paso que transfiere un voltaje de rampa externo a la línea de datos hasta que la salida del contador se desactiva o baja. El voltaje de rampa en este momento permanece almacenado dinámicamente en la línea de datos y se puede transferir a las celdas. Por lo tanto, el conjunto de circuitos de DAC en rampa es principalmente digital, lo que vuelve elevada la cuenta del dispositivo tal aunque el área de óxido de compuerta correspondiente es moderado . El enfoque de DAC de capacitor conmutado utiliza compartimiento de carga convencional con voltajes de referencia separados de manera no lineal. El esquema de compartimiento de carga requiere amplificadores y capacitores analógicos, los cuales son mucho más costosos en términos de área dieléctrica de compuerta, comparación con los TFT digitales. La invención se basa en el descubrimiento de una técnica que evita los problemas con los enfoques convencionales descritos antes . La técnica proporciona un conjunto de circuitos de arreglo y un conjunto de circuitos multiplexores en un sustrato. La técnica también proporciona una o más estructuras de circuito integrado (IC) unidas al sustrato. Cada estructura de IC incluye un sustrato de cristal líquido con un conjunto de circuitos digital a analógico que tiene por lo menos 32 polos de salida analógica y relativamente pocos canales de entrada digital, por ejemplo entre 1 y 3 canales de entrada. El sustrato de cristal único puede estar disponible comercialmente como un circuito integrado DAC, para recibir las señales de impulsión digital en un número relativamente pequeño de líneas y proporcionar señales de impulsión analógica en un número relativamente grande de líneas. Los circuitos integrados disponibles actualmente tienen, por ejemplo, tres canales de entrada digital, cada uno con un canal de 6 bitios u 8 bitios y 192, 201 o 240 canales de salida analógica.

La técnica evita la necesidad de integrar DAC en el mismo sustrato que el arreglo, mientras que al mismo tiempo requiere únicamente un pequeño número de circuitos integrados DAC, disponibles comercialmente, baratos. Por lo tanto, la técnica proporciona una solución elegante y sencilla a los problemas descritos antes con los enfoques convencionales . La técnica es aplicable a los conjuntos de circuitos de arreglo con N líneas de datos, donde N es mayor de 32. Cada línea de datos tiene M unidades de elementos de circuitos de celda en donde M es mayor de cero. Cada línea de datos también tiene un polo de entrada de impulsión en la región multiplexora. Para cada línea de datos, el multiplexor tiene un polo de salida de impulsión conectado para proporcionar señales multiplexadas al polo de entrada de impulsión de la línea de datos. El conjunto de circuitos multiplexor también tiene P polos de entrada analógica para recibir señales de impulsión analógica de entrada desde los sustratos de cristal únicos en donde P es menor que N pero es 32 p más. El multiplexor también tiene Q polos de control multiplexores, en donde Q es no menor que N/P. Los polos de control multiplexores pueden recibir señales de control desde el conjunto de circuitos externo al sustrato o desde el conjunto de circuitos que también se integra en el sustrato. Cada una de las R estructuras de circuito integrado puede tener un sustrato cristalino único, en donde R es mayor que cero. El conjunto de circuitos DAC se forma en la superficie de cada sustrato cristalino único en donde cada sustrato tiene por lo menos S polos de salida analógica, en donde S es no menor de 32. El conjunto de circuitos de DAC proporciona una señal de impulsión analógica en cada polo de salida analógica, en respuesta a una señal de impulsión digital recibida por el conjunto de circuitos de DAC desde los polos de entrada digital. La amplitud de la señal de impulsión analógica varía con un valor indicado por la señal de impulsión digital. Juntas, las estructuras del circuito integrado tienen T polos de salida analógico, en donde T es no menor que P, de modo que cada uno de los P polos de entrada analógico del conjunto de circuitos multiplexor está pareado y conectado a uno de los T polos de salida analógicos. Cada estructura de circuito integrado puede estar unido al sustrato de modo que su sustrato cristalino único está cerca del conjunto de circuitos multiplexores. Esto se puede llevar a cabo, por ejemplo, utilizando una conexión TAB o un montaje de circuito integrado en vidrio (COG) como resultado, los procesos en lote pueden formar las conexiones entre el sustrato y el conjunto de circuitos multiplexor, de modo que todas las conexiones se pueden formar rápidamente. Cada estructura de circuito integrado puede incluir una cinta que está unida al sustrato e incluye líneas para conectarse a los polos de entrada analógicos.

Un sustrato cristalino único se puede montar en la cinta.

Las R estructuras de circuito integrado juntas pueden proporcionar señales de impulsión analógica de entrada a los P polos de entrada analógicos a través de las P líneas. O bien, la estructura de circuito integrado puede incluir un IC cristalino único conectado a las zonas terminales en el sustrato. El sustrato cristalino único puede proporcionar señales de impulsión analógicas de entrada a los polos de entrada analógicos a través de las zonas terminales. El conjunto de circuitos de arreglo y el conjunto de circuitos multiplexor se pueden fabricar utilizando TFT de poli-Si u otros TFT adecuados formados sobre cualquier sustrato apropiado. Por ejemplo, se pueden formar conjuntos de circuito de película delgada sobre un sustrato aislante tal como vidrio. Las líneas de datos pueden ser de aluminio. El sustrato con lo cual el conjunto de circuitos de arreglo y el conjunto de circuitos multiplexor puede ser parte de un producto que también incluye un conjunto de circuitos de entrada de señal sobre otro sustrato, tal como un tablero de circuito impreso. El conjunto de circuitos de entrada de señal puede tener polos de señal de impulsión digital para proporcionar señales de impulsión digital a los canales de entrada digital del conjunto de circuitos de DAC. Una cinta puede tener líneas que conectan con los polos de señal de impulsión digital y las líneas que conectan con los polos de entrada analógico del conjunto de circuitos multiplexor. Un sustrato cristalino único montado sobre la cinta puede tener por lo menos S polos de salida analógicos, como en lo anterior, con un conjunto de circuitos DAC sobre el sustrato que recibe las señales de impulsión digital y que proporciona señales de impulsión analógica en respuesta. El producto puede ser una pantalla con N líneas de exploración y N líneas de datos en el arreglo. Para la línea de exploración mésima y la línea de datos nésima, el arreglo puede incluir un conjunto de circuitos de (m X n)ésimas celdas cerca de la región del cruce en donde la línea de datos nésima cruza la línea de exploración iuésima. El conjunto de circuito de celdas (m X n)ésima puede controlar la transmisión o reflexión de luz en respuesta a las señales en la línea de exploración inésima y la línea de datos nésima.

La técnica descrita antes es ventajosa debido a que puede proporcionar un conjunto de circuitos multiplexor sencillo en el mismo sustrato al igual que un arreglo de matriz activa sin la necesidad de un circuito de registro de desplazamiento de exploración de datos. En vez de esto, el conjunto de circuitos multiplexor se puede controlar por un conjunto de circuitos externos. Si P es lo suficientemente grande para permitir un tiempo de estabilización o ajuste de aproximadamente un microsegundo, se puede implementar al conjunto de circuitos externo con un pequeño número de circuitos integrados de DAC cristalinos únicos, rápidos, convencionales, diseñados para uso con un AMLCD de TFT de a-Si lo que reduce la complejidad y el costo del sistema externo. El multiplexor se puede conectar al conjunto de circuitos externo a través de un pequeño número de conexiones TAB, COG o de cable flexible. El pequeño número de conexión reduce el riesgo de falla mecánica. La técnica también es ventajosa debido a que el multiplexor se puede implementar con TFT de poli-Si o cualquier otra tecnología de TFT que satisfaga los pequeños requerimientos de funcionamiento y que también puede ser utilizado para implementar los TFT en el conjunto de circuitos de matriz activa. Los AMLCD de TFT de poli-Si son ventajosos en comparación con un AMLCD de TFT de a-Si debido a su cargado de pixel más preciso y sus proporciones de abertura mayores . Con los circuitos integrados de DAC cristalinos únicos descritos antes, los TFT pueden ser más pequeños debido a que está disponible más tiempo para la carga, de modo que es aceptable una resistencia de encendido menor. Los circuitos integrados de DAC pueden ser activados con entradas digitales de 5 voltios. Debido a que cada línea de datos es impulsada por una pequeña cantidad de conjunto de circuitos, es decir, un TFT, las líneas de datos pueden ser muy densas, lo que permite un arreglo muy denso. La siguiente descripción, los dibujos y las reivindicaciones establecen de manera adicional estos y otros aspectos, objetivos, características y ventajas de la invención.

BREVE DESCRIPCIÓN DE LOS DIBUJOS La figura 1 es una vista esquemática de un producto que incluye un conjunto de circuitos de arreglo y un conjunto de circuitos multiplexores en un sustrato con una estructura de circuito integrado unida que realiza la conversión digital analógica. La figura 2 es un diagrama esquemático de un circuito que muestra los componentes de un conjunto de circuitos multiplexor que puede ser utilizado en el producto de la reivindicación 1. La figura 3 es una vista esquemática de los componentes de un producto que incluye un circuito integrado sobre una cinta con una conexión TAB a un sustrato con un conjunto de circuitos de arreglo y un conjunto de circuitos multiplexor. La figura 4 es una vista esquemática de los componentes de una cinta TAB en la figura 3. La figura 5 es una vista en sección transversal, esquemática, que muestra las uniones entre la cinta TAB y los sustratos en la figura 3. La figura 6 es un diagrama de un circuito esquemático que muestra un ejemplo de conjunto de circuitos sobre un sustrato en la figura 3. La figura 7 es un diagrama de circuito esquemático que muestra otro ejemplo de un conjunto de circuitos sobre un sustrato en la figura 3. La figura 8 es una vista esquemática que muestra los componentes de un producto que incluye un circuito integrado COG montado sobre un sustrato con un conjunto de circuitos de arreglo y un conjunto de circuitos multiplexor.

La figura 9 es una vista en sección transversal esquemática que muestra las uniones entre un IC de DAC cristalino único y un sustrato en la figura 8. La figura 10 es una gráfica de barras que compara las cuentas del dispositivo para la implementación de las figuras 3-6 con diversas arquitecturas. La figura 11 es una gráfica de barras que compara el área de óxido de compuerta para la implementación de las figuras 3-6 con diversas arquitecturas. La figura 12 es una gráfica de barras que compara el ancho del circuito impulsor para la implementación de las figuras 3-6 con varias arquitecturas. La figura 13 es una gráfica de barras que compara las líneas de señal de entrada para la implementación de las figuras 3-6 con varias arquitecturas. La figura 14 es una gráfica de barras que compara la cuenta de circuitos integrados fuera del vidrio para la implementación de las figuras 3-6 con varias arquitecturas .

DESCRIPCIÓN DETALLADA A. Fundamento Conceptual El siguiente fundamento conceptual es útil para la comprensión del alcance amplio de la invención, y los términos definidos a continuación tienen los significados indicados en toda la solicitud, incluyendo las reivindicaciones . "Conjunto de circuitos" o un "circuito" es cualquier disposición física de materia que pueda responder a una primera señal recibida en una posición o tiempo al proporcionar una segunda señal en otra posición o tiempo, en la que la sincronización o contenido de la segunda señal proporciona información acerca de la sincronización o contenido de la primera señal. El conjunto de circuitos "transfiere" una primera señal cuando recibe la primera señal en una primera posición y, en respuesta, proporciona la segunda señal en la segunda posición. Dos componentes cualquiera están "conectados" cuando existe una combinación de conjunto de circuitos que puedan transferir señales desde uno de los componentes al otro. Por ejemplo, dos componentes están "conectados" mediante cualquier combinación de conexiones entre ellos que permita la transferencia de señales desde uno de los componentes a otro. Los dos componentes están "conectados eléctricamente" cuando hay una combinación de conjunto de circuitos que pueden transferir señales eléctricas desde uno al otro. Los dos componentes pueden estar conectados eléctricamente aunque no estén conectados físicamente, por ejemplo, a través de un acoplamiento capacitivo.

Un "sustrato" es una unidad de material que tiene una superficie en la cual se puede formar o montar un conjunto de circuitos. Un "sustrato aislante" es un sustrato a través del cual no puede fluir corriente eléctrica. Un "sustrato cristalino único" o "circuito integrado" es un sustrato que incluye únicamente un cristal del material . Un "circuito eléctrico" es un circuito dentro del cual los componentes están conectados eléctricamente. Una "estructura eléctrica" es una estructura física que incluye uno o más circuitos eléctricos. Una "estructura de película delgada" es una estructura eléctrica que se forma en la superficie de un sustrato aislante. Una estructura de película delgada se puede formar, por ejemplo mediante deposición y grabado en patrón de películas sobre la superficie de sustratos aislantes . Un "circuito integrado" es un circuito formado en la superficie de un sustrato mediante procesos en lote tales como deposición, litografía, grabado, oxidación, difusión, implantación, recocido y similares. Una "estructura de circuito integrado" es una estructura que incluye un sustrato en una superficie sobre la cual se ha formado un circuito integrado.

Una estructura de circuito integrado está "unida" a otro sustrato si existe una unión física entre la estructura de circuito integrado y el otro sustrato. Los ejemplos de técnicas para unir una estructura de circuito integrado a otro sustrato incluyen la unión automatizada de cintas (TAB) y técnicas de montaje directo tales como circuitos integrados en vidrio (COG) . Una estructura de circuito integrado está unida a un sustrato de manera que un componente de la estructura está "cerca" de un componente del conjunto de circuitos en el sustrato si la unión es tal que la distancia entre los dos componentes está dentro de uno o dos órdenes de magnitud de su dimensión exterior más grande. Un "polo" es una parte de un componente en el cual el componente está conectado eléctricamente a otros componentes. Una "línea" es un componente sencillo que se extiende y que conecta eléctricamente dos o más polos. Una línea está "conectada entre" los componentes o polos con los que se conecta eléctricamente. Un polo de un componente está "conectado" a un polo de otro componente cuando los dos polos están conectados eléctricamente por una conexión de polos y líneas. En un circuito integrado, los polos de dos componentes también pueden estar "conectados" al estar formados o constituirse como un polo único que es parte de ambos componentes.

Cada uno de un grupo de polos de un primer componente de un conjunto de circuitos que está "pareado con y conectado a" uno de un grupo de polos de un segundo componente y cada polo del primer componente está conectado a uno y únicamente un polo del segundo componente y si ninguno del segundo componente está conectado a más de un polo del primer componente. Los términos "arreglo" y "celda" están relacionados. Un "arreglo" es un artículo de manufactura que incluye una disposición de "celdas". Por ejemplo, un "arreglo bidimensional'' o "arreglo 2D" que incluye un arreglo o disposición de celdas en dos dimensiones. Un arreglo bidimensional de un conjunto de circuitos puede incluir hileras y columnas, con una línea para cada hilera y una línea para cada columna. Las líneas en una dirección pueden ser "líneas de datos" a través de las cuales una celda recibe o proporciona señales que determina o indican su estado. Las líneas en la otra dirección pueden ser "líneas de exploración" a través de las cuales una celda recibe una señal que la activa para recibir señales desde, o para proporcionar señales hacia una línea de datos. En un arreglo de conjunto de circuitos, un "conjunto de circuitos de celda" es un conjunto de circuitos conectado a una línea de exploración de celda y una línea de datos.

Una "región de cruce" es una región en la cual se cruzan dos líneas, tal como una línea de exploración y una línea de datos. Un "canal" es parte de un componente a través del cual puede fluir corriente eléctrica. Un canal es "conductor" cuando el canal está en un estado en el cual puede fluir corriente a través del mismo. Un "polo de canal" es un polo que se conecta a un canal. Por ejemplo, un canal se puede extender entre dos polos de canal . Un "transistor" es un componente que tiene un canal que se extiende entre dos polos de canal, y que también tiene un tercer polo -conocido como "polo compuerta" o simplemente con "compuerta"-, de modo que el canal puede ser conmutado entre alta impedancia y baja impedancia mediante señales que cambian la diferencia de potencial entre la compuerta y uno de los polos de canal, conocido como "fuente". El polo de canal que no es la fuente se conoce como el "dren" . Otros componentes pueden tener polos denominados compuertas, fuentes o trenes por analogía a los transistores. Un "transistor de película delgada" o "TFT" es un transistor que es parte de una estructura de película delgada .

Un "elemento capacitivo" es un componente que almacena un nivel de voltaje mediante carga almacenada. Un elemento capacitivo puede incluir dos componentes conductores denominados "electrodos" separados por una capa aislante. En un arreglo bidimensional de un conjunto de circuitos, un área de celda puede incluir un "electrodo de celda" . Un electrodo de celda puede servir como un electrodo de un capacitor cuyo otro electrodo es externo al arreglo. Una "imagen" es un patrón de luz física. Un "dispositivo de salida de imagen" es un dispositivo que puede proporcionar salida que define una imagen. Una "pantalla" es un dispositivo de salida de imagen que proporciona información en una forma visible. Una "celda de cristal líquido" es un recinto que contiene un material de cristal líquido. Una "pantalla de cristal líquido" o "LCD" es una pantalla que incluye una celda de cristal líquido con una característica de transmisión de luz que puede ser conectada en partes de las celdas mediante un arreglo de unidades de control de luz para provocar la presentación de una imagen . - 2'6 - Una "pantalla de cristal líquido de materiales activa" o "AMLCD" es una pantalla de cristal líquido que incluye una celda de cristal líquido y un arreglo para conjunto de circuitos de celda que pueden provocar penetración de una imagen por la celda de cristal líquido. Un componente de conjunto de circuitos realiza "multiplexado" si el componente recibe N señales de entrada que varían en el tiempo, en donde N es mayor que uno, y responde al proporcionar una señal de salida que varía en el tiempo, única, que incluye partes, cada parte de una de las señales de entrada. El multiplexado se puede describir como conexión de una y solo una entrada a la vez, con la salida. Inversamente, un componente realiza "desmultiplexión" si el componente recibe una señal de entrada variable en el tiempo, única, y responde al proporcionar N señales de salida que varían en el tiempo, cada señal de salida que incluye partes de la señal de entrada. La desmultiplexión se puede describir como la conexión de la entrada a una y solo una salida a la vez. El conjunto de circuitos que realiza el multiplexado o desmultiplexado se menciona en la presente como "conjunto de circuitos multiplexor" o un "MUX" . Una señal que resulta de multiplexado o desmultiplexado se menciona en la presente como una "señal multiplexada".

Una "señal analógica" es una señal eléctrica cuyas magnitudes de voltaje proporcionan información que varía en el tiempo a través de un intervalo de valores sustancialmente continuo. Una "señal digital" es una señal eléctrica cuya magnitud de voltaje proporciona información que varía con el tiempo en valores discretos o definidos, habitualmente dos valores discretos mencionados como "alto" y "bajo", "ENCENDIDO" y "APAGADO" o bien "0" y "1". Un componente de conjunto de circuitos realiza una "conversión digital a analógico" o "conversión D/A" si el componente recibe una señal de entrada digital y responde al proporcionar una salida analógica que contiene información que varía con el tiempo a partir de la señal de entrada digital. Por ejemplo, una señal de salida analógica tiene "una amplitud que varía con un valor indicado por" una señal de entrada digital si la señal de salida analógica varía entre voltajes, cada uno de los cuales tiene una amplitud proporcional a un valor indicado por la señal de entrada digital. El conjunto de circuitos que realizan la conversión D/A "conjunto de circuitos digital a analógico", "convertidor D/A", o "conjunto de circuitos DAC". Un circuito integrado que incluye un conjunto de circuitos DAC se menciona en la presente como un "DAC IC" .

B. Características Generales Las figuras 1 y 2 muestran las características generales de la invención. La figura 1 muestra un sustrato con un conjunto de circuitos de arreglo y un conjunto de circuitos multiplexores y con una estructura de circuito integrado unida. La figura 2 muestra un ejemplo de un conjunto de circuitos multiplexor que puede ser utilizado en la figura 1. El producto ' 10 en la figura 1 incluye un sustrato 12 y R estructuras 14 de circuito integrado (IC) , en donde R es uno o más . Cada una de las estructuras 14 de IC está unida al sustrato 12, y el conjunto de circuitos en la superficie 16 del sustrato 12 está conectado eléctricamente para recibir señales desde el conjunto de circuitos en las estructuras 14 de IC. El conjunto de circuitos formado en la superficie 16 del sustrato 12 incluye un conjunto de circuitos 20 de arreglo, el cual tiene N líneas de datos, en donde N es mayor de 32. La figura 1 muestra de manera ilustrativa la línea 22 de datos nésima, a la cual se conectan M unidades del conjunto de circuitos 24 de celda mediante 26. El conjunto de circuitos formado en la superficie 16 del sustrato 12 también incluye un conjunto de circuitos 30 multiplexor. Las N líneas de datos del conjunto de circuitos 20 de arreglo se extienden en una región multiplexora de la superficie 16 en la que se forma el conjunto de circuitos 30 multiplexor. Cada línea de datos tiene un polo de entrada de impulsión conectado a un polo de salida de impulsión desde el conjunto de circuitos 30 multiplexor, lo que produce N conexiones 32 de impulsión entre el conjunto de circuitos 30 multiplexor y el conjunto de circuitos 20 de arreglo, como se muestra. Cada polo de salida de impulsión puede proporcionar señales multiplexadas al polo de entrada de impulsión conectado. El conjunto de circuitos 30 multiplexor también incluye P polos 34 de entrada analógica, con P menor que N, pero no menor que 32, y Q polos 36 de control multiplexores, con Q menor de N, pero no menor que N/P. Los polos 34 de entrada analógica reciben señales de impulsión analógicas de entrada. Los polos 36 de control multiplexor reciben señales de control multiplexor. El conjunto de circuitos 30 multiplexor responde a las señales de impulsión analógicas de entrada y las señales de control multiplexoras al proporcionar señales multiplexadas a las conexiones 32 de impulsión. Las estructuras 14 de IC incluyen R sustratos 40 a 42, cristalinos únicos. Como se muestra, cada uno de los sustratos 40 a 42 tiene un conjunto de circuitos DAC con por lo menos S polos de salida analógica, en donde S es no menor de 32. El conjunto de circuitos DAC proporciona, en cada polo de salida analógica, una señal de impulsión analógica, con una amplitud que varía con un valor indicado por una señal de impulsión digital recibida desde los polos de entrada digital. Juntos, los sustratos 40 a 42 por lo tanto tienen T polos 44 de salida analógicos, T = R X S. T es no menor que P, y cada uno de los polos 34 de entrada analógica es pareado y conectado a uno de los polos 44 de salida analógica de modo que los sustratos 40 a 42 juntos proporcionan las señales de impulsión analógica de entrada al conjunto de circuitos 30 multiplexor. Como se muestra en la figura 2, el conjunto de circuitos 30 multiplexor puede incluir N transistores, de los cuales se muestran los transistores 60, 62, 64 y 66. Si N = P X Q, los N transistores pueden ser agrupados en Q grupos de P transistores cada uno, como se muestra, y los transistores 60 a 62 son el primer grupo, y los transistores 64 a 66 son el grupo Qésimo. Las compuertas de todos los transistores en cada grupo se pueden conectar a uno de los Q polos 36 de control multiplexores. Dentro de cada grupo, cada uno de los P polos 34 de entrada analógica se pueden conectar a un polo de canal de un transistor, con los transistores 60 y 64 conectados de manera ilustrativa al primer polo de entrada analógica y con los transistores 62 y 66 conectados ilustrativamente al polo Pésimo de entrada analógica. Cada polo de canal alternado de transistor se conecta a uno de los N polos de salida de impulsión, con el transistor 60 conectado al primer polo de salida de impulsión, el transistor 62 a Pésimo, el transistor 64 al (N-P+l) ésimo, y el transistor 66 al Nésimo. Como resultado de estas conexiones, P transistores en cada grupo proporcionan, de manera concurrente, señales desde los polos 34 de entrada analógica a un grupo de P polos de salida de impulsión. Se proporcionan señales de control en secuencia mediante Q polos 36 de control multiplexores de modo que los grupos son activados en secuencia.

C. Implementación Las características generales descritas en lo anterior se pueden implementar de muchas maneras en diversos productos. Las implementaciones descritas en lo siguiente incluyen conexiones TAB y COG, y son adecuadas para AMLCD. En general, las implementaciones descritas a continuación hacen uso de técnicas de montaje descritas en Lewis, A.G., y Turner, ., "Driver Circuits for AMLCDs", Conference Record of the 1994 International Display Research Conference and International Workshops on Active-Matrix LCDs & Display Materials, Monterey, California, Octubre 10-13, 1994, pp. 56-64, incorporada en la presente como referencia.

C.l. Implementación de TAB La figura 3-7 muestra las características de las implementaciones TAB de la invención. La figura 3 muestra los componentes generales de una implementación TAB en la cual una estructura de circuito integrado incluye una cinta sobre la cual se monta un circuito integrado (IC) convertidor de digital a analógico (DAC) cristalino único. La figura 4 muestra un DAC IC cristalino único montado en una cinta en la implementación de la figura 3. La figura 5 muestra una sección transversal de las conexiones entre la cinta y los polos sobre los sustratos en la implementación de la figura 3. La figura 6 muestra un ejemplo de un conjunto de circuitos sobre un sustrato en la implementación de la figura 3. La figura 7 muestra otro ejemplo de un conjunto de circuitos sobre un sustrato en la implementación de la figura 3. El producto 80 en la figura 3 incluye un sustrato 82 con un conjunto de circuitos 84 de arreglo y un conjunto de circuitos 86 multiplexor sobre su superficie, al igual que en la figura 1. El producto 80 también incluye la cinta 90 TAB unida al sustrato 82 y al tablero 84 de circuito impreso. El tablero 84 de circuito impreso tiene un conjunto de circuitos 94 de entrada de señal en su superficie y el DAC IC 96 de cristal único se monta sobre la cinta 90 de TAB. IC 96 puede ser un DAC IC disponible comercialmente, tal como IC "Peanut" de Cirrus Logic Inc., Fremont, California, número de parte CL-FP6512 con tres canales de entrada digital de 6 bits y 192 salidas analógicas, o el número de partes CL-FP6522 con tres canales de entrada digital de 6 bitios y 201 salidas analógicas. IC 96 alternativamente puede ser un DAC IC disponible comercialmente de Vivid Inc., Santa Clara, California, o cualquier otro DAC IC adecuado. El producto 80 también incluye un conectador 100 unido al tablero de circuito impreso 92 y al tablero principal 102. El conectador 100 puede ser un conectador flexible, un cable de cinta o cualquier otro conectador de conductor múltiple adecuado. El tablero principal 102 tiene un conjunto de circuitos impulsores 104 en su superficie. El conjunto de circuitos impulsores 104 puede recibir señales de control de exhibición digital desde una máquina huésped y puede responder al proporcionar las señales de impulsión digital al conjunto de circuitos de entrada de señal 94 a través del conectador 100. El tablero principal 102 puede ser una tarjeta impulsora de video convencional con un número de líneas de salidas de video apropiada para el IC 96; en algunas implementaciones, el circuito principal o activador 104 simplemente puede incluir líneas que conectan las señales desde la máquina huésped directamente al conectador 100. La cinta 90 TAB conecta el conjunto de circuitos multiplexor 86 al conjunto de circuitos de entrada de señal 94 el cual puede ser un conjunto de circuitos convencional que incluye el conjunto de circuitos activadores según sea apropiado en base a las especificaciones del fabricante para el IC 96 y también incluye un conjunto de circuitos de señal de control para el conjunto de circuitos 86 multiplexor. En algunas implementaciones, el conjunto de circuitos 94 de entrada de señal simplemente incluyen líneas que proporcionan conexiones eléctricas entre el conectador 100 y la cinta 90; en otros, el conjunto de circuitos 94 de entrada de señal puede incluir un circuito de registro de desplazamiento u otro conjunto de circuitos apropiado. El conjunto de circuitos 94 de entrada de señal puede tener polos de señal de impulsión digital (no mostrados) para proporcionar señales de impulsión digital al conjunto de circuitos DAC. El conjunto de circuitos 94 de entrada de señal también puede tener polos de control de datos (no mostrados) para proporcionar señales de control al conjunto de circuitos de impulsión de datos, así como a los polos de control de DAC (no mostrados) para proporcionar señales de control al IC 96 y polos de control de exploración (no mostrados) para proporcionar señales de control de exploración a los impulsores de exploración en el sustrato 82. La cinta 90 TAB puede estar implementada con una cinta de muestra del fabricante de IC 96. Las cintas de muestra habitualmente alojan un IC por cinta, y pueden ser cortados en una de diversas líneas para obtener polos con una desviación apropiada. Las cintas de muestra habitualmente tienen algunas líneas que no se utilizan además de las líneas de entrada y salida para el IC, pero si una cinta de muestra no tiene suficientes líneas no útiles, se puede utilizar un conectador adecuado tal como un conectador flexible para proporcionar las líneas adicionales. La figura 4 muestra las líneas en una cinta 90 TAB, suponiendo que es una muestra con suficientes líneas no útiles las cuales se han diseñado adecuadamente para tener las líneas no útiles según se requiere. Como se muestra en la figura 4, la cinta 90 TAB puede incluir líneas de entrada 120 para conectarse a los polos de una señal de impulsión digital y líneas de salida 122 para conectarse a polos de entrada analógica en el sustrato 82. Las líneas de entrada 120 pueden transferir las señales de impulsión digital desde el conjunto de circuitos 94 de entrada de señal al IC 96. En respuesta a las señales de impulsión digital y a las señales de control de DAC proporcionadas en las líneas 124 en la cinta 90 TAB, el IC 96 proporciona señales de impulsión analógica a las líneas de salida 122. Las líneas de salida 122 a su vez transfieren las señales de impulsión analógica al sustrato 82. La figura 4 también muestra como la cinta 90 TAB puede incluir líneas no útiles 126 para conectar polos de control de datos del conjunto de circuitos 94 de entrada de señal a polos de control de datos en el sustrato 82. De manera similar, la figura 4 muestra cómo la cinta 90 TAB puede incluir líneas no útiles 128 para conectar los polos de señal de control de exploración del conjunto de circuitos 94 de entrada de señal para explorar los polos de control en el sustrato 82. En vez de proporcionar líneas no útiles en la cinta 90 TAB, un conectador separado tal como un conectador flexible puede suministrar señales de control multiplexoras y de exploración desde el conjunto de circuitos 124 impulsor, directamente a los polos en el sustrato 82. La figura 5 muestra como la cinta 90 TAB se puede unir al sustrato 82 y a un tablero 92 de circuito impreso. Una unión al tablero 92 de circuito impreso se puede formar mediante una conexión por soldadura, ilustrada esquemáticamente por la capa 140 de soldadura conectada a una línea en la cinta 90 TAB con un polo en el tablero 92 del circuito impreso. Una unión al sustrato 82 se puede formar por un adhesivo, ilustrado esquemáticamente por la capa adhesiva 142 que se conecta a una línea en la cinta 90 TAB con un polo en el sustrato 82. Para evitar la conducción lateral entre líneas y polos, la capa adhesiva 142 puede ser un adhesivo conducto anisotrópico tal como un adhesivo termoplástico, fraguado térmicamente, mezclado, que contiene esferas conductoras de 5-10 µm de diámetro. Se pueden utilizar técnicas convencionales tales como objetivos alineados para obtener una alineación entre las zonas terminales en el sustrato 82 y las líneas en la cinta 90 TAB. La figura 6 muestra un ejemplo de un conjunto de circuitos en el sustrato 82 que puede ser utilizado con la cinta 90 TAB como en las figuras 3-5. El conjunto de circuitos incluye un conjunto de circuitos 160 de arreglo, un conjunto de circuitos 162 multiplexor y un conjunto de circuitos 164 de impulsión de exploración. El conjunto de circuitos 160 de arreglo puede ser un conjunto de circuitos convencional con M líneas de exploración y N líneas de datos, con el conjunto de circuitos cerca de la región de cruce 170 de la inésima línea de exploración y la nésima línea de datos que se muestran con mayor detalle. Las líneas de exploración y las líneas de datos pueden ser perpendiculares, de modo que el conjunto de circuitos 160 de arreglo define un arreglo bidimensional. Como se muestra, el conjunto de circuitos 172 de {m X _?)ésima celda está conectado para recibir señales desde la mésima línea de exploración y la nésima línea de datos. Los detalles adicionales de cómo implementar el conjunto de circuitos 160 de arreglo se pueden encontrar en las solicitudes para patente norteamericana relacionadas Nos. 08/235,011, intitulada "Thin-Film Structure with Dense Array of Binary Control Units for Presenting Images"; 08/367, 983 intitulada "Array with Metal Sean Lines Controlling Semiconductor Gate Lines"; 08/367,948 intitulada "Forming Array with Metal Sean Lines to Control Semiconductor Gate Lines"; y 08/368,123 intitulada "Circuitry with Gate Line Crossing Semiconductor Line at Two or More Channels", la totalidad de las cuales se incorpora en la presente como referencia.

Las N líneas de datos del conjunto de circuito 160 de arreglo se extiende en una región multiplexora en donde se forma el conjunto de circuitos 162 multiplexor. Cada línea de datos tiene un polo de entrada de datos conectado a un polo de salida de datos desde el conjunto de circuitos 162 mutiplexor. La figura 6 muestra N conexiones de datos 180, en la cual cada conexión puede incluir el polo de entrada de datos y su polo de salida de datos conectado. Cada polo de salida de datos puede proporcionar señales de impulsión de datos multiplexadas al polo de entrada de datos conectado. El conjunto de circuitos 162 multiplexor también incluye P polos 182 de entrada analógica, P es mayor que uno y menor que N, y Q polos de control 184, Q es menor que N pero no menor que N/P. Cada uno de los polos 182 y 184 está en el borde del sustrato 82 para conexión a la cinta 90 TAB. Los polos de control 184 reciben señales de control desde el conjunto de circuitos externo al sustrato 82. El conjunto de circuitos externo puede incluir circuitos de registro de desplazamiento convencionales y memorias intermedias (no mostradas) en el tablero 92 de circuito impreso que recibe señales desde el conjunto de circuitos 104 impulsor y, en respuesta, proporciona Q señales de control en paralelo. Por lo tanto, las líneas 126 en la figura 4 pueden incluir Q líneas para transferir Q señales de control en paralelo. Los polos 182 de entrada analógica reciben las señales de impulsión analógica de entrada. Q polos 184 de control reciben las señales de control multiplexadas. El conjunto de circuitos 162 multiplexor responde a las señales de impulsión analógica de entrada y las señales de control multiplexor al proporcionar las señales de impulsión de datos multiplexada a las conexiones 180 de datos. El conjunto de circuitos 162 multiplexor se puede implementar como se muestra en la figura 2 o con otro conjunto de circuitos apropiado. La implementación en la figura 2 es especialmente elegante: permite una densidad de empacado muy elevada debido a que cada línea de datos tiene únicamente un TFT de impulsión; es sencillo de implementar y fabricar, especialmente, debido a que puede implementarse únicamente con dispositivos NMOS, evitando implantes adicionales y operaciones de enmascaramiento necesarias para fabricar dispositivos CMOS. Las M líneas de exploración del conjunto de circuito 160 de arreglo se extienden dentro de una región impulsora de exploración en las que se forma el conjunto de circuitos 164 de impulsión de exploración. Cada línea de exploración tiene un polo de entrada de exploración conectado a un polo de salida de exploración desde el conjunto de circuitos 164 de impulsión de exploración. El conjunto de circuitos 164 de impulsión de exploración proporciona señales de exploración en respuesta a las señales de control recibidas a través de los polos 190 de control de exploración, además sobre el borde del sustrato 82 para la conexión a la cinta 90 TAB. El conjunto de circuitos 164 de impulsión de exploración puede ser convencional . La figura 7 muestra otro ejemplo de conjunto de circuitos que se puede integrar en el sustrato 82. Si la tecnología de integración permite su implementación, el conjunto de circuitos en la figura 7 puede ser ventajoso debido a que reduce el número de líneas 126 de control de datos que se requieren en la cinta 90 TAB. Los polos 210 de control de datos en la figura 7 incluyen únicamente aquéllas líneas necesarias para controlar el conjunto de circuitos 212 del circuitos de desplazamiento, el cual puede ser un conjunto de circuitos convencional implementado según sea apropiado para la tecnología de implementación utilizada para implementar otro conjunto de circuitos en el sustrato 82 tal como la tecnología de TFT de poli-Si. Por ejemplo, los polos 210 de control de datos pueden incluir líneas de VDD, Vss, Reloj, Establecimiento y Activación, la totalidad de las cuales puede proporcionarse a través de líneas de control de datos 126 en la cinta 90 TAB y a través de líneas apropiadas en un tablero 92 de circuito impreso y en un conectador 100 flexible desde el conjunto de circuitos 104 activador. El conjunto de circuitos 212 del circuito de registro de desplazamiento puede proporcionar señales de salida que puedan impulsar líneas de control muítiplexoras . Para este propósito, el conjunto de circuitos 212 de registro de desplazamiento puede incluir una memoria intermedia apropiada, o un circuito de registro de desplazamiento con etapas que incluyen TFT grandes . En respuesta a las señales de control de datos, el conjunto de circuitos 212 de registro de desplazamiento proporciona Q señales de control muítiplexoras. Al igual que en la figura 6 el conjunto de circuitos 214 multiplexor tiene Q polos 216 de control multiplexor y también recibe señales de impulsión analógica desde P polos 218 de entrada analógica. El resto del conjunto de circuitos en el sustrato 82 por lo tanto puede ser igual que en la figura 6.

C.2. Implementación de COG Las figuras 8 y 9 muestran las características de la implementación de COG de la invención. La figura 8 muestra los componentes generales de una implementación de COG en la cual un DAC IC de cristal único se monta directamente sobre un sustrato que incluye un conjunto de circuitos de arreglo y un conjunto de circuitos multiplexor. La figura 9 muestra una sección transversal de las conexiones entre el DAC IC y el sustrato en la implementación de la figura 8. El producto 250 en la figura 8 incluye el sustrato 252 al cual se conecta el conectador 254 por medio de un conectador flexible, un cable de cinta o plano u otro conectador adecuado, utilizando técnicas de adhesión convencionales. El conectador 254 proporciona señales similares a las proporcionadas por el conjunto de circuitos 104 impulsor en la figura 3. El DAC IC 260 de cristal único, el cual se puede implementar como en las figuras 3 y 4, se monta sobre el sustrato 252 utilizando técnicas COG, como se describe a continuación. El IC 260 recibe las señales de control DAC a través de los polos 262 de control de DAC y señales de impulsión digital a través de los polos 264 de entrada digital. En respuesta, el IC 260 proporciona P señales de impulsión analógicas a través de los polos 266 de entrada analógica. El conjunto de circuitos 270 de registro de desplazamiento, el cual se puede implementar igual que en la figura 8 recibe señales de control de datos a través de los polos 272 de control de datos. En respuesta, el conjunto de circuitos 270 de registro de desplazamiento proporciona Q señales de control multiplexor a través de los polos 274 de control multiplexor. El conjunto de circuitos 280 multiplexor, el cual se puede implementar como en la figura 2, recibe P señales de impulsión analógicas desde los polos 266 y Q señales de control multiplexoras desde los polos 274. En respuesta, el conjunto de circuitos 280 multiplexor proporciona N señales de impulsión de datos a través de los polos 282. El conjunto de circuitos 284 impulsor de exploración, el cual puede ser un conjunto de circuitos convencional recibe señales de control de exploración desde los polos 286 de control de exploración. El conjunto de circuitos 284 de impulsor de exploración responde al proporcionar M señales de impulsión de exploración a través de los polos 288. El conjunto de circuitos 290 de arreglo el cual puede ser implementado como en la figura 6 recibe M señales de impulsión de exploración desde los polos 288 y N señales de impulsión de datos desde los polos 282. En respuesta, el conjunto de circuitos 290 de arreglo presenta una imagen. La figura 9 muestra como se puede unir el IC 260 al sustrato 252. Se puede formar una unión de lasquilla reversible en el vidrio (FCOG) al sustrato 252 mediante un adhesivo, ilustrado esquemáticamente por la capa adhesiva 300 que conecta las zonas terminales 302 en el IC 260 con las zonas terminales 304 en el sustrato 252. Las zonas terminales 302 pueden ser topes de oro más alto y las zonas terminales 304 topes de oro más cortos, y una capa adhesiva 300 puede incluir material epoxi curado con luz ultravioleta. O las zonas terminales 302 pueden ser topes de oro cortos y las zonas terminales 304 ITO una capa adhesiva 300 puede tener un adhesivo conductor anisotrópico que evite la conducción lateral como se describe antes en relación con la figura 5. También se pueden utilizar técnicas de cableado COG. C.3. Resultados Las técnicas descritas antes han sido simuladas con éxito. La simulación recuerda la implementación mostrada en las figuras 3-6, pero difiere de la implementación por la unión de la cinta 90 TAB a un tablero de circuito impreso adicional en lugar del sustrato 52 y después mediante conexión del tablero de circuito impreso adicional a través de un cable de cinta adherido al sustrato 52 para obtener un circuito equivalente eléctricamente. El conjunto de circuitos en el sustrato 52 incluye un arreglo de 512 por 512 pixeles y requiere 64 señales de entrada analógica y ocho señales de control de exploración, las cuales se proporcionan a través de un conectador flexible adicional . Además, las técnicas descritas antes se han comparado con otras arquitecturas disponibles, como se muestra en las figuras 10-14. Cada figura compara la arquitectura en las figuras 3-6 ("arquitectura Prop") con varias alternativas, tales como un multiplexor amplio ("MUX amplio") , una arquitectura de DAC rampa ("DAC rampa") y una arquitectura de DAC de capacitor conmutado ("SC DAC"). Además, la figura 14 también compara un circuito impreso activador oscilador 10V ("arquitectura Prop (HV)") con el circuito integrado impulsor oscilador 5V utilizado en la arquitectura Prop. La figura 10 compara las fuentes de dispositivo activador de datos para cada línea de datos para activadores de precisión de 6 y 8 bitios. Las arquitecturas DAC rampa y SC DAC tienen cuentas TFT elevadas. Sin embargo, esta comparación es engañosa a menos que se considere las diferentes áreas ocupadas por los diferentes dispositivos. Un TFT en un amplificador analógico habitualmente es grande en comparación con un TFT en un circuito digital, y los capacitores pueden ser incluso más grandes . La figura 11, por lo tanto, compara las áreas de óxido de compuerta total requerido para las diferentes arquitecturas. En la figura 11, el contenido digital más grande de la arquitectura DAC rampa es ventajoso en comparación con SC DAC. Sin embargo, la arquitectura MUX permanece más atractiva. La figura 12 extiende la comparación al considerar el ancho total de los circuitos basados en los esquemas de ensayo y suponiendo una desviación de pixel de 50 µm. Se obtiene el ancho más pequeño con el MUX estrecho para la arquitectura Prop a que los compuertas de paso son más pequeñas que las requeridas con MUX amplio y no hay datos en el circuito de registro de desplazamiento de exploración. La figura 13 compara el aspecto de las arquitecturas, el ancho de enlace común de entrada. Este aspecto es significativo de manera creciente en la medida en que se incrementa la cuenta de pixeles de exhibición. Los estimados se muestran para pantallas monocromas con 640 X 480, 1280 X 1024, y 2560 X 2408 pixeles. El tamaño de pixel de 2560 X 2408 también se puede implementar como una pantalla verde de color completo, con 1280 X 1024 pixeles de color. Como se muestra en la figura 13, la arquitectura MUX amplia tiene la menor cantidad de líneas de entrada, aunque la mayor parte de las líneas son analógicas, cada una requiere un circuito DAC para activarla. Conforme la pantalla se incrementa en la cuenta de pixeles, se requiere una limitación de velocidad de compuertas de paso TFT integradas lo que significa que se requieren más líneas analógicas, lo que reduce la ventaja de ancho de enlace común de MUX amplio. La arquitectura MUX estrecha de la arquitectura Prop requiere un número comparable de líneas en comparación con DAC rampa y SC DAC con cuentas de pixel bajas, pero presenta escalas mucho mejores a cuentas de pixel más grandes. El número de líneas de entrada digital 5V incrementa en cierta medida, pero se puede mantener de manera razonable baja debido a la elevada velocidad digital con el cristal único DAC IC. Tanto DAC rampa como SC DAC requieren líneas de enlace de entrada digital de alto voltaje amplias debido a las velocidades de reloj menores para circuitos de registro de entrada de polisilicio. Finalmente, la figura 14 compara la cuenta de circuitos integrados fuera del vidrio. A una cuenta de pixeles baja, las arquitecturas son aproximadamente las mismas en esta comparación. Conforme se incrementa la cuenta de pixeles, los MUX estrechos de la arquitectura Prop surgen como la mejor elección. La versión marcada como "arquitectura Prop" asume un DAC IC con un oscilador de voltaje de 5V de salida, mientras que la versión marcada "arquitectura Prop" HV) supone un DAC IC con un oscilador de voltaje de salida de 10V. Cualquier tipo de DAC IC está disponible comercialmente en empaques adecuados.

D.5. Variaciones Las implementaciones descritas antes proporcionan conjuntos de circuitos de película delgada en un sustrato aislante. La invención puede ser implementada con otros tipos de conjunto de circuitos u otros tipos de sustratos. Las implementaciones descritas antes incluyen conjunto de circuitos de arreglo y conjuntos de circuitos multiplexores que tienen TFT de polisilicio, pero el conjunto de circuitos de arreglo y el conjunto de circuitos multiplexor pueden incluir otros tipos de elementos de conmutación con canales formados de otros materiales. Las implementaciones descritas antes incluyen sustratos de vidrio, pero se pueden utilizar otros sustratos, tales como cuarzo. Las implementaciones descritas antes utilizan DAC IC disponibles comercialmente, pero la invención también se puede implementar con DAC IC adecuados. Además, cada DAC IC puede tener cualquier diseño apropiado. Por ejemplo, cada DAC IC puede incluir, para cada salida analógica, un circuito DAC que realice la conversión D/A para esa salida, o cada DAC IC puede incluir únicamente un circuito DAC junto con multiplexores y desmultiplexores de modo que el circuito DAC realiza la conversión D/A para todas las salidas analógicas. Las implementaciones descritas antes utilizan un DAC IC único, pero la invención se puede implementar con dos o más DAC IC, los cuales pueden ser necesarios para arreglos más grandes, por ejemplo. Las implementaciones descritas antes utilizan técnicas DAB y COG para unir una estructura de circuito integrado a un sustrato. La invención puede ser implementada con otras técnicas de unión. Las implementaciones descritas antes utilizan conjuntos de circuitos multiplexores únicos, como se muestra en la figura 2. La invención puede ser implementada con cualquier otro conjunto de circuitos multiplexor apropiado . Las implementaciones descritas antes utilizan un conjunto de circuitos de arreglo con ciertas características, pero la invención puede ser implementada con cualquier otro conjunto de circuitos de arreglo apropiado. Por ejemplo, la simulación descrita antes utiliza un arreglo de pixeles de 512 X 512, pero pueden ser utilizados otros tamaños de arreglo. Se ha diseñado una pantalla monocroma de 1280 X 1024 con 160 señales de impulsión analógicas y 8 señales de control de exploración, utilizando las técnicas descritas antes en relación con las figuras 3-6, y actualmente se encuentra en fabricación. Con esta cuenta de pixeles, un DAC IC único es adecuado para obtener una velocidad de marco de 72 Hz y la estructura puede ser como la que se muestra en la figura 3. También se ha diseñado una pantalla de 2560 X 2048. Con esta cuenta de pixeles, se requieren dos o cuatro DAC IC para obtener una velocidad de marco aceptable debido al ancho de banda de entrada limitado. Sin embargo, debido al tamaño más grande de la pantalla, el sustrato tiene suficiente espacio para alojar las conexiones TAB adicionales requeridas utilizando técnicas de unión convencionales y desviaciones de la zona terminal .

D. Aplicaciones La invención puede ser aplicada de muchas maneras, incluyendo arreglos para una amplia variedad de pantallas y válvulas de luz.

E. Diversos Aunque la invención sea descrita en relación con diversas implementaciones, junto con modificaciones, variaciones y extensiones de la misma, se encuentran dentro del alcance de la invención otras implementaciones, modificaciones, variaciones y extensiones. Por lo tanto, la invención no se limita por la descripción contenida en la presente o por los dibujos, sino únicamente por las reivindicaciones . Se hace constar que con relación a esta fecha, el mejor método conocido por la solicitante para llevar a la práctica la citada invención, es el que resulta claro de la presente descripción de la invención. Habiéndose descrito la invención como antecede, se reclama como propiedad lo contenido en las siguientes :

Claims (12)

REIVINDICACIONES

1. Un producto, caracterizado porque comprende un primer sustrato con una superficie en la cual se puede formar un conjunto de circuitos o circuitería; y un conjunto de circuitos de arreglo formados en la superficie del primer sustrato, el conjunto de circuitos de arreglo comprende : un grupo de N líneas de datos donde N es un número entero mayor de 32, cada una de las N líneas de datos se extiende a través de la superficie del primer sustrato, cada una de las N líneas de datos tiene un polo de entrada de impulsión en una región multiplexora de la superficie del primer sustrato,- y para cada N líneas de datos, M unidades del conjunto de circuitos de celda, cada uno para recibir señales desde la línea de datos, en donde M es un número entero mayor que 0; un conjunto de circuitos multiplexores formados en la región multiplexora de la superficie del primer sustrato; el conjunto de circuitos multiplexor está conectado con el polo de entrada de impulsión de cada una de las N líneas de datos; el conjunto de circuito multiplexor comprende: para cada una de las N líneas de datos, un polo de salida de impulsión conectado para proporcionar señales multiplexadas al polo de entrada de impulsión de la línea de datos; P polos de entrada analógicos para recibir las señales de impulsión analógicas de entrada, en donde P es un número entero menor que N pero no menor que 32; y Q polos de control multiplexores para recibir las señales de control multiplexoras, en donde Q es un número entero no menor que N/P y menor que N; el conjunto de circuitos multiplexores responde a las señales de impulsión analógicas de entrada y las señales de control multiplexoras al proporcionar las señales multiplexadas; y una o más estructuras de circuito integrado unidas al primer sustrato; las estructuras de circuito integrado juntas comprende: R sustratos cristalinos únicos, en donde R es un número entero mayor que cero; cada uno de los sustratos cristalinos únicos tiene una superficie en la cual se puede formar un conjunto de circuitos; y en la superficie de cada uno de los R sustratos cristalinos únicos, un conjunto de circuitos digital a analógico; el conjunto de circuitos digital a analógico en cada una de las superficies del sustrato tiene polos de entrada digital y por lo menos S polos de salida analógica, en donde S es un número entero no menor que 32; el conjunto de circuitos digital a analógico proporciona, en cada polo de salida analógica, una señal de impulsión analógica con una amplitud que varía con un valor indicado por una señal de impulsión digital recibida desde los polos de entrada digital; los R sustratos cristalinos únicos juntos tienen T polos de salida analógicos, en donde T es un número entero no menor que P; cada uno de los P polos de entrada analógicos del conjunto de circuitos multiplexor es pareado o acoplado con, y conectado a uno de los T polos de salida analógicos de modo que los R sustratos cristalinos únicos juntos proporcionan las señales de impulsión analógicas de entrada.

2. El producto de conformidad con la reivindicación 1, caracterizado porque cada estructura de circuito integrado está unida al primer sustrato de modo que cada uno de los R sustratos cristalinos únicos está cerca del conjunto de circuitos multiplexor.

3. El producto de conformidad con la reivindicación 2, caracterizado porque cada estructura de circuito integrado comprende además : una cinta unida al primer sustrato; la cinta incluye líneas para conectarse a un subgrupo de P polos de entrada analógica,- uno de R sustratos cristalinos únicos montados en la cinta.

4. El producto de conformidad con la reivindicación 3, caracterizado porque comprende además: un tablero de circuito impreso con una superficie en la cual se puede formar el conjunto de circuitos,- un conjunto de circuitos de entrada de señal formado en la superficie del tablero de circuito impreso,-el conjunto de circuitos de entrada de señal incluye polos de señal de impulsión digital para proporcionar señales de impulsión digital; la cinta está conectada adicionalmente al conjunto de circuitos de entrada de señal de modo que las líneas de la cinta proporcionan las señales de impulsión digital a los polos de entrada digital de los R sustratos cristalinos únicos.

5. El producto de conformidad con la reivindicación 2, caracterizado porque el conjunto de circuitos multiplexor comprende además : P zonas terminales en el primer sustrato,- las P zonas terminales están conectadas a los P polos de entrada analógica; cada uno de los R sustratos cristalinos únicos está montado en un subgrupo de las P zonas terminales; los R sustratos cristalinos únicos juntos proporcionan señales de impulsión analógica de entrada a los P polos de entrada analógica a través de las P zonas terminales .

6. El producto de conformidad con la reivindicación 1, caracterizado porque el conjunto de circuitos de arreglo comprende además : un grupo de M líneas de exploración; cada una de las líneas de exploración se extiende aproximadamente en una primera dirección a través de la superficie del primer sustrato; cada una de las N líneas de datos se extiende aproximadamente en una segunda dirección a través de la superficie del primer sustrato,- la segunda dirección es diferente de la primera dirección de modo que cada una de las N líneas de datos, cruza cada una de las M líneas de exploración en una región de cruce,- las M unidades del conjunto de circuitos de celda para cada una de las N líneas de datos está colocada de modo que, para cada combinación de una irrésima de las M líneas de exploración y una nésima de las N líneas de datos, una unidad (m X n) ésima del conjunto de circuitos de celda está cerca de la región de cruce en la que la nésima línea de datos cruza la jnésima línea de exploración; la (m X n) ésima unidad del conjunto de circuitos de celda está conectada para recibir señales de la mésima línea de exploración y la nésima línea de datos,- el conjunto de circuitos de celda controla la transmisión de luz o la reflexión en respuesta a las señales de la mésima línea de exploración y la nésima línea de datos.

7. El producto de conformidad con la reivindicación 1, caracterizado porque el conjunto de circuitos multiplexor comprende transistores de película delgada.

8. El producto de conformidad con la reivindicación 7, caracterizado porque los transistores de película delgada comprenden canales de polisilicio.

9. El producto de conformidad con la reivindicación 8, caracterizado porque en cada una de las M unidades del conjunto de circuitos de celda comprende un transistor de película delgada; el transistor de película delgada comprende un canal de polisilicio.

10. Un producto, caracterizado porque comprende: un primer sustrato con una superficie en la cual se puede formar un conjunto de circuitos; y un conjunto de circuitos de arreglo formado en la superficie del primer sustrato, el conjunto de circuitos de arreglos, comprende: un grupo de N líneas de datos, en donde N es un número entero mayor que 32; cada una de las N líneas de datos se extiende a través de la superficie del primer sustrato; cada una de las N líneas de datos tiene un polo de entrada de impulsión en una región multiplexora de la superficie del primer sustrato,- y para cada una de las N líneas de datos, M unidades de conjuntos de celda, cada uno conectado para recibir señales desde la línea de datos, en donde M es un número entero mayor que cero,- un conjunto de circuito multiplexor formado en la región multiplexora de la superficie del primer sustrato, el conjunto de circuitos multiplexor está conectado con el polo de entrada de impulsión de cada una de las N líneas de datos,- el conjunto de circuitos multiplexor comprende: para cada una de las N líneas de datos, un polo de salida de impulsión conectado para proporcionar señales multiplexadas al polo de entrada de impulsión de la línea de datos; P polos de salida analógica, para recibir las señales de impulsión analógica de entrada, en donde P es un número entero menor que N pero no menor que 32; y Q polos de control multiplexor para recibir señales de control multiplexor, en donde Q es un número entero no menor que N/P y menor que N; el conjunto de circuitos multiplexor responde a las señales de impulsión analógica de entrada y las señales de control multiplexoras al proporcionar las señales multiplexadas; un segundo sustrato con una superficie en la cual se puede formar el conjunto de circuitos; un conjunto de circuitos de entrada de señal formado en la superficie del segundo sustrato; el conjunto de circuitos de entrada de señal incluye polos de señal de impulsión digital para proporcionar señales de impulsión digital; R estructuras de circuito integradas unidas al primer sustrato y al segundo sustrato, en donde R es un número entero mayor que cero,- cada estructura de circuito integrada comprende: una cinta conectada al conjunto de circuitos de entradas de señal sobre el segundo sustrato y al conjunto de circuitos multiplexor en el primer sustrato,- la cinta incluye líneas de entrada para conectarse a los polos de señal de impulsión digital y las líneas de salida para conectarse a un subgrupo de P polos de entrada analógica,- un sustrato cristalino único montado en la cinta,-el sustrato cristalino único tiene una superficie en la cual se pueden formar el conjunto de circuitos; y en la superficie el sustrato cristalino único, un conjunto de circuitos digital a analógico; el conjunto de circuitos digital a analógico tiene polos de entrada digital y por lo menos S polos de salida analógica, en donde S es un número entero no menor de 32; el conjunto de circuitos digital a analógico proporciona, en cada polo de salida analógica una señal de impulsión analógica con una amplitud que varía con un valor indicado por una señal de impulsión digital recibida desde los polos de entrada digital; la R estructuras de circuito integrado juntas tienen T polos de salida analógica, en donde T es un número entero no menor que P; cada uno de los polos de señal de impulsión digital del conjunto de circuitos de entrada señal está pareado o acoplado con, y conectado a uno de los polos de entrada digital a través de una línea de entrada y cada uno de los P polos de entrada analógica del conjunto de circuitos multiplexor está apareado con, y conectado a uno de los T polos de salida analógica a través de una línea de salida, de modo que los sustratos cristalinos únicos de las R estructuras de circuito integrados juntos reciben las señales de impulsión digital y proporcionan las señales de impulsión analógica de entrada.

ll. El producto de conformidad con la reivindicación 10, caracterizado porque el segundo sustrato es un tablero de circuito impreso.

12. Una pantalla, caracterizada porque comprende: un primer sustrato con una superficie en la cual se puede formar un conjunto de circuitos; y un conjunto de circuitos de arreglo formado en la superficie del primer sustrato, el conjunto de circuitos de arreglo comprende: un grupo de M líneas de exploración, en donde M es un número entero mayor que 1; cada una de las líneas de exploración se ' extiende aproximadamente en una primera dirección a través de la superficie del sustrato; un grupo de N líneas de datos, en donde N es un número entero mayor que 32, cada una de las N líneas de datos se extiende aproximadamente en una segunda dirección a través de la superficie del primer sustrato,- la segunda dirección es diferente de la primera dirección de modo que cada una de las N líneas de datos cruce cada una de las M líneas de exploración en una región de cruce,- cada una de las N líneas de datos tiene un polo de entrada de impulsión en una región multiplexora de la superficie del primer sustrato; y para cada combinación de la inésima de la M líneas de exploración y la nésima de las N líneas de datos (m X n) ésima conjunto de circuitos de celda cerca de la región de cruce en donde la nésima línea de datos cruza la mésima línea de exploración,- el {m X n)ésimo conjunto de circuitos de celda está conectado para recibir señales desde la mésima línea de exploración y la nésima de datos; la mésima y ( + Désim de las líneas de exploración y la nésima y (n + 1) ésima de las líneas de datos unen un área de celda,- el (m X n)ésimo conjunto de circuitos de celda comprende un electrodo de celda en el área de celda,- el electrodo de celda está conectado a la nésima línea de datos,- el electrodo de celda es transmisor de luz,- el conjunto de circuitos multiplexor formado en la región multiplexora de la superficie del primer sustrato; el conjunto de circuitos multiplexor está conectado con el polo de entrada de impulsión de cada una de las N líneas de datos; el conjunto de circuitos multiplexor comprende: para cada una de la N líneas de datos, un polo de salida de impulsión conectado para proporcionar señales multiplexadas al polo de entrada de impulsión de la línea de datos; P polo de entrada analógica para recibir las señales de impulsión analógica de entrada, en donde P es un número entero menor que N pero no menor que 32; y Q polos de control multiplexores para recibir señales de control multiplexor, en donde Q es un número entero no menor que N/P y menor que N; el conjunto de circuitos multiplexor responde a las señales de impulsión analógica de entrada y las señales de control multiplexoras al proporcionar las señales multiplexadas ,- R estructuras de circuito integrado unidas al primer sustrato, en donde R es un número entero mayor que cero; cada una de las estructuras de circuito integrado comprende : una cinta conectada al conjunto de circuitos multiplexor en el primer sustrato,- la cinta incluye líneas de salida para conectarse a un subgrupo de los P polos de entrada analógica; un sustrato cristalino único montado en la cinta; el sustrato cristalino único tiene una superficie en la cual se puede formar un conjunto de circuitos,- y en la superficie del sustrato cristalino único, un conjunto de circuitos digital a analógico; el conjunto de circuito digital a analógico tiene polos de entrada digital y por lo menos S polos de salida analógica, en donde S es un número entero no menor de 32; el conjunto de circuitos digital a analógico proporciona, en cada polo de salida analógica, una señal de impulsión analógica con una amplitud que varía con un valor indicado por una señal de impulsión digital recibida desde los polos de entrada digital; las R estructuras de circuito integrado juntas tienen T polos de salida analógica, en donde T es un número entero no menor que P; cada uno de los P polos de entrada analógica del conjunto de circuitos multiplexor está pareado o acoplado con, y conectado a uno de los T polos de salida analógica a través de una línea de salida de modo que los sustratos cristalinos únicos de las R estructuras de circuito integrado juntas proporcionan las señales de impulsión analógica de entrada,- y un material cristalino líquido colocado a lo largo del electrodo de celdas de modo que las señales en la iTiésima línea de exploración y la nésima línea de datos controlan la transmisividad del material cristalino líquido. RESUMEN DE LA INVENCIÓN Un producto tal como una pantalla incluye un primer sustrato sobre el cual se forman un conjunto de circuitos de arreglo y un conjunto de circuitos multiplexores, y también incluye una o más estructuras de circuito integrado (Cl) unidas al primer sustrato. El conjunto de circuitos del arreglo incluye N líneas de datos, cada una impulsada o activada por señales multiplexadas, en donde N es mayor de 32. El conjunto de circuitos multiplexores proporciona las señales multiplexadas en respuesta a señales de impulsión analógicas desde P polos de entrada analógica y señales de control multiplexores a partir de Q polos de control, en donde P es menor que N, pero no menor que 32, y en donde Q es menor que N, pero no menor que N/P. Cada una de las R estructuras de Cl puede incluir un sustrato de cristal único, cada uno con un conjunto de circuitos convertidores de digital a analógico (DAC) , en donde R es mayor que cero, cada sustrato tiene por lo menos S polos de salida analógica, en donde S es no menor que 32. Juntas, las R estructuras de IC tienen T polos de salida analógica, en donde T es mayor que P, y cada uno de los P polos de entrada analógica es pareado o acoplado con, y conectado a uno de los T polos de salida analógica. El conjunto de circuitos de arreglo y el conjunto de circuitos multiplexor puede incluir transistores de película delgada (TFT) de polisilicio sobre un sustrato de vidrio. La estructura de Cl se puede unir al sustrato de vidrio utilizando una unión automatizada de cintas (TAB) o técnicas de circuito integrado sobre vidrio (COG) . Esta arquitectura vuelve posible utilizar Cl de DAC disponibles comercialmente y reduce de manera significativa el número de circuitos integrados externos necesarios para activar el arreglo conforme se incrementa el número de pixeles en el arreglo.