MXPA06003494A - Seguimiento eficaz de bloque en receptores moviles. - Google Patents

Abstract

Se describe un metodo para sincronizacion de bloque de un receptor en un sistema inalambrico de comunicacion en donde los datos son transmitidos en unidades de bloque en un ambiente de trayectorias multiples que comienza por la extraccion de muestras de datos por un tamano de intervalo predeterminado. Se genera una secuencia de entrenamiento que corresponde a un parametro de celda dado. Los datos se relacionan con la secuencia de entrenamiento sobre retrasos diferentes para colocar la posicion de la primera trayectoria significativa, la cual define el inicio del bloque. Los datos relacionados se acumulan N veces para cada posicion de retraso para producir por lo menos un vector de acumulacion. El valor de trayectoria y la posicion mas significativas se determinan de manera que sean el valor mas grande entre los vectores de acumulacion. Se calcula un valor de correccion de sincronizacion de bloque en base en la diferencia entre la primera posicion de trayectoria significativa y una desviacion de bloque denominada constante. Se ajusta la sincronizacion de bloque en base en el valor de correccion de sincronizacion de bloque.

Description

— befare the expiration of the time lim.it for amending the For two-letter codes andotherabbreviations, referto the "Guid- claims and to be republished in the event of receipt of once Notes on Codes and Abbreviations" appearing al the begin- amendments ning ofeach regular issue of the PCT Gazette.

- - SEGUIMIENTO EFICAZ DE BLOQUE EN RECEPTORES MÓVILES CAMPO DE LA INVENCIÓN La presente invención se relaciona de manera general con el cálculo de canal en comunicaciones inalámbricas. Más particularmente, la invención se relaciona con derivas en tiempo de la respuesta de impulso de canal de seguimiento para controlar la sincronización de bloque de 1 las trayectorias significativas recibidas en un ambiente de trayectorias múltiples, por receptores móviles.

ANTECEDENTES DE LA INVENCIÓN En lo siguiente, una unidad transmisora/receptora inalámbrica (WTRU) incluye, pero no se limita a un equipo de usuario, una estación móvil, una unidad de suscriptor fija o móvil, un localizador o cualquier otro tipo de dispositivo capaz de operar en un ambiente inalámbrico. Cuando se haga referencia en lo siguiente, una estación de base incluye, pero no se limita a un nodo B, un controlador de sitio, un punto de acceso u otro dispositivo de interfase en un ambiente inalámbrico. La sincronización completa de enlace descendente (DL) entre una estación de base y una WTRU se obtiene cuando se sincronizan la sincronización de bloque, la temporización de código y las ubicaciones de código. La - - sincronización de bloque define el inicio de un bloque como se observa por el receptor de WTRU. La temporización de código es un múltiplo entero del periodo de muestreado de la señal recibida en el extremo frontal del receptor de WTRU. La ubicación de código es la posición de una trayectoria o una trayectoria múltiple en tiempo, como se observa por el receptor WTRU. La sincronización total se completa én tres etapas con tres algoritmos diferentes: búsqueda de celda (CS) , control de frecuencia automático (AFC) y seguimiento de bloque (FT) . En la primera etapa, el algoritmo CS encuentra la celda sobre la cual se encuentra la WTRU y realiza sincronización de bloque en base en la ubicación de la primera trayectoria significativa (FSP) en la dispersión retrasada de un canal de trayectoria múltiple. Después de que se completa CS, comienza AFC. El algoritmo AFC ajusta •la temporización de código al ajustar el voltaje de control de oscilador controlado por voltaje (VCO) . La temporización de código se ajusta inicialmente y también se mantiene por el AFC. Cuando el AFC está en su estado de convergencia (cuando la frecuencia de operación de VCO se ajusta) , las ubicaciones de código se encuentran por cálculo de canal . La salida del cálculo de canal son ubicaciones de código para cada intervalo DL para el receptor WTRU. Aunque CS realiza la sincronización del bloque - - inicial, aún existe la necesidad del mantenimiento de la sincronización de bloque. El seguimiento de bloque es una manera de mantener la sincronización de bloque DL de la WTRU. Dado que la sincronización de bloque se basa en la ubicación del FSP, el procedimiento de seguimiento de bloque es responsable de la actualización del FSP. El procedimiento de seguimiento de bloque funcionará periódicamente después de la sincronización inicial de bloque . Si el procedimiento de seguimiento de bloque no funciona periódicamente, algunas trayectorias ya sea en el extremo del vector de cálculo de canal de la WTRU pueden desaparecer, lo que resulta en un funcionamiento degradado debido a la pérdida de estas trayectorias. Existen tres casos principales que pueden provocar que suceda esto: movimiento · de la WTRU, ocultación y debilitamiento de trayectoria múltiple de canal . El movimiento de la WTRU resultará en un desplazamiento en tiempo del vector de cálculo de canal a cualquier lado, dependiendo de las posiciones inicial y actual de la WTRU. Cuando la WTRU se mueve acercándose a la estación de base después de haber sido sincronizada inicialmente a la misma en base en una distancia particular, el retraso de propagación disminuye. El FSP después se parece antes en tiempo, en comparación con la _ - posición inicial. Las trayectorias derivarán a la izquierda del vector de cálculo de canal y finalmente desaparecerán. Las trayectorias derivarán en la dirección opuesta (es decir, hacia el borde derecho del vector de secuencia de cálculo de canal) , si la WTRU se mueve alejándose de la estación de base. Tan pronto como se actualiza la sincronización de bloque con respecto a la posición FSP, el vector de cálculo de canal mostrará el FSP en o cerca del inicio del vector de cálculo de canal y todas las trayectorias en la dispersión retrasada aparecerán a través del vector. Como un ejemplo, para una velocidad radial de WTRU de 120 km/h, la deriva del FSP sucederá muy lentamente, aproximadamente 1 deriva de un chip (tiempo de transición para bitios individuales) en 260 bloques a 3.84 Mcps, como se utiliza para W-CDMA 3GPP. La ocultación de canal de trayectoria múltiple es otro caso en donde se requiere una actualización de sincronización de bloque. Durante la sincronización inicial de la WTRU, un objeto puede bloquear la trayectoria directa desde la estación de base a la WTRU. Cuando el objeto que bloquea o cuando la WTRU cambian de posición, la trayectoria directa puede aparecer antes que el FSP conocido actualmente e incluso antes que el intervalo de cálculo de canal. Para utilizar esta trayectoria, se requiere una actualización de ubicación de FSP para - 5 - proporcionar sincronización de bloque. El debili amiento de canales de trayectorias múltiples son otro reto adicional para la sincronización de bloques . CS puede no ser capaz de detectar el FSP con éxito bajo condiciones de debilitamiento de canal de trayectorias múltiples. Se puede evitar esta situación mediante la utilización de un periodo de acumulación más prolongado durante el CS inicial. No obstante, debido a un VCO no sincronizado y a un presupuesto de tiempo limitado para la sincronización inicial de bloque, se realizan una cantidad de bloques de acumulación que son insuficientes en todos los casos para encontrar con éxito la posición del FSP. Para un canal con debilitamiento de trayectorias múltiples, el cálculo de canal debe encontrar ubicaciones en tiempo y magnitudes complejas de cada trayectoria. Un algoritmo de cálculo de canal debe ser capaz de seguir las características de variación relativamente lentas y rápidas del canal. Un ejemplo de características de canal que varían lentamente es el movimiento de una WTRU. Además, la diferencia de las frecuencias de la WTRU y los osciladores locales de estación de base pueden resultar en una deriva en la respuesta de impulso de canal. Cuando se combinan estos efectos, resultan en una deriva en tiempo en la respuesta de impulso de canal. Los cambios de característica de canal más - 6 - rápidos se deben al fenómeno bien conocido de debilitamiento de trayectoria múltiple, el cual produce con rapidez cambios notables en las magnitudes de las trayectorias . El movimiento del receptor WTRU afecta a la totalidad de las trayectorias de una manera similar. No obstante, el debilitamiento de trayectorias múltiples afecta las trayectorias de una manera única al cambiar sus niveles de energía independientemente. Los algoritmos de cálculo de canal convencionales no hace uso de estas diferencias con eficacia. Esto puede resultar en cálculos excesivos o una carencia de precisión. El debilitamiento de trayectorias múltiples requiere actualizaciones" más frecuentes con una mayor resolución, cuando el bloque de los datos es fijo. Por ejemplo, el receptor comúnmente RAKE utilizado, localiza la posición de las trayectorias y las sigue individualmente al asignar un seguidor de código para cada trayectoria. Mientras tanto, el copiado con el movimiento WTRU requiere procesamiento de señal con actualizaciones menos frecuentes y con una menor resolución en tiempo. Estas diferencias en las frecuencias de actualización y resoluciones son un reto para el cálculo de canal .

DESCRIPCIÓN BREVE DE LA INVENCIÓN Se proporciona un método de seguimiento de bloque - 7 - de un canal inalámbrico de comunicación el cual permite el procesamiento de señal a velocidades de transmisión sobremuestreadas en un ambiente de trayectoria múltiple. El método de seguimiento de bloque opera junto con otro algoritmo para proporcionar los cálculos finales de canal. Estos cálculos de canal son útiles para un RAKE, un ecualizador o un receptor de detección de usuario múltiple (MUD) para ecualización de canal . El seguimiento de bloque de un receptor móvil se mantiene para contrarrestar el movimiento del receptor y la deriva de oscilador local. El seguimiento de bloque opera sobre una primera trayectoria de señal significativa y actualización su posición a una velocidad relativamente lenta. En respuesta a esto, el cálculo de canal de la señal de trayectoria múltiple recibida se mejora al operar con un tamaño de intervalo corto fijo, lo que a su vez permite actualizaciones frecuentes de los cálculos de canal . El seguimiento de bloque permite que todas las trayectorias móviles permanezcan dentro del intervalo de cálculo de canal . Como un resultado, los perfiles de cambio rápidos de un canal de propagación de trayectorias múltiples se calculan con precisión mejorada. El seguimiento de cada trayectoria se evita al separar los algoritmos de seguimiento de bloque y de cálculo de canal. Un método para sincronización de bloque de un - 8 - receptor en un sistema inalámbrico de comunicación en donde los datos se transmiten en unidades de bloque en un ambiente de trayectoria múltiple comienza por extracción de muestras de datos para un tamaño de intervalo predeterminado. Se genera una secuencia de entrenamiento que corresponde a un parámetro de celda dado . La secuencia de entrenamiento puede ser un piloto, como en CDMA de FDD o un midambulo como en -CDMA de TDD. Los datos se relacionan con la secuencia de entrenamiento sobre retrasos diferentes para ubicar la posición de la primera trayectoria significativa, la cual define el inicio del bloque. Los datos relacionados se acumulan N veces para cada posición de retraso para producir por lo menos un vector de acumulación. Se determina un valor de trayectoria y posición más significativas que sean el valor más grande entre los vectores de acumulación. Se calcula un valor de corrección de sincronización de bloque en base en la diferencia entre la primera posición de trayectoria significativa y una constante denominada desviación de bloque. La sincronización de bloque se ajusta en base en el valor de corrección de sincronización de bloque.

DESCRIPCIÓN BREVE DE LOS DIBUJOS Se puede tener una comprensión más detallada de la invención a partir de la siguiente descripción de las - 9 - modalidades preferidas, las cuales se proporcionan a modo de ejemplo y deben entenderse junto con los dibujos anexos, en los que : la figura 1 muestra un diagrama de bloques de las entradas y salidas para un procedimiento de seguimiento de · bloque (FT) ; la figura 2 muestra un diagrama de bloques de procedimiento FT de la figura 1 con mayor detalle; la figura 3 muestra un diagrama de bloques de los elementos del procedimiento FT; la figura 4 muestra un diagrama de bloques de un generador midambulo y un relacionador; la figura 5 muestra la generación de secuencias de entrenamiento de midambulo desviadas; la figura 6 muestra una línea de tiempo de procesamiento del procedimiento FT de acuerdo con la presente invención; y las figuras 7A-7C son diagramas de flujo que muestran el funcionamiento del procedimiento FT de acuerdo con la presente invención.

DESCRIPCIÓN DETALLADA DE LAS MODALIDADES PREFERIDAS Aunque las modalidades se han descrito en lo siguiente junto con un programa de asociación de tercera generación (3GPP) con un sistema de acceso múltiple de - 10 - división de código de banda ancha (W-CDMA) , utilizando un modo dúplex de división de tiempo (TDD) de 3.84 Mcps, las modalidades son aplicables a cualquier sistema de comunicación con acceso múltiple de división de código (CDMA) /acceso múltiple de división de tiempo (TDMA.) híbrido, tal como TD-SCDMA. Adicionalmente , las modalidades son aplicables a sistemas CDMA, en general, tal como el modo dúplex de división de frecuencia (FDD) propuesto de W-CDMA de 3GPP o CDMA 2000 de 3GPP2. El seguimiento de bloque (FT) es un procedimiento para mantener la sincronización de bloque de enlace descendente (DL) de una unidad transmisora/receptora inalámbrica (WTRU) . Dado que la sincronización de bloque se basa en la ubicación de la primera trayectoria significtiva (FSP) , el procedimiento FT es responsable de la actualización del FSP. El procedimiento FT comenzará después de que se complete la búsqueda de celda (CS) inicial y se haya hecho la convergencia del control de frecuencia automático (AFC) . Posteriormente, se lleva a cabo periódicamente . La figura 1 muestra un diagrama de bloques de las señales de entrada y salida de un procedimiento FT. La entrada de datos incluye un canal de difusión sobremuestreado dos veces (BCH) en intervalos 102 de período de tiempo También se proporcionan como entradas - 11 - tres señales de control: el número de bloque de sistema (SFN) , un indicador 104 par/impar, el indicador 106 de diversidad de tiempo de transmisor BCH y la identificación de la celda 108 de estación de base residente (etapa 702) . Una señal 110 de corrección de sincronización de bloque es la salida del procedimiento FT. La figura 2 muestra un diagrama de bloque de los elementos utilizados para xmplementar el procedimiento FT. Un procesador 200 FT transmite una ubicación para el FSP 202 y un indicador 204 determina si la trayectoria más significativa (MSP) es válida. Una porción 206 de procesamiento FSP analiza la ubicación 202 de FSP y el indicador 204 de MSP válida para producir la señal 110 correcta de sincronización de bloque. Un administrador 208 de temporizacion utiliza la señal 110 correcta de sincronización de bloque para ajustar la temporizacion del sistem . Por ejemplo, en un sistema TDD de 3GPP, la extracción de datos a partir de los datos entrada preferiblemente se toma de la posición midambula en el período de tiempo BCH, el cual es de 976 chips o muestras complejas de 1952 semichip desde el inicio del periodo. Esta sección de midambulo contiene la secuencia de entrenamiento codificada en los datos, lo cual es útil para el cálculo de canal. Preferiblemente, se realiza FT - In ¬ utilizando una técnica de muestreo de intervalo. En consecuencia, los datos BCH introducidos comprende además muestras de semichip complejas 2 X MWS antes y después de la ubicación de midambulo nominal, en donde MWS es el tamaño del intervalo de trayectoria múltiple . Por conveniencia, estas muestras se pueden dividir en secuencias pares e impares separadas. La figura 3 muestra un diagrama de bloques de los elementos de procedimiento FT que incluyen una unidad 302 de extracción y división; dos relacionadores 304, 306 de midambulo para procesamiento de muestra par; dos relacionadores 308, 310 de midambulo para procesamiento de muestra impar; una unidad 312 de retraso de muestra par; una unidad 314 de retraso de muestra impar; circuitos adicionadores 316, 318 relacionadores; un acumulador 320 de muestra par; un acumulador 322 de muestra impar y un procesador 200 seguidor de bloque. Cada relacionador 304, 306, 308 y 310 de midambulo es alimentado por un generador 400 de midambulo, como se muestra en la figura 4. Se hace notar que el generador 400 de midambulo puede ser utilizado, con la condición de que esté compartido en el tiempo entre los relacionadores 304, 306, 308 y 310. El generador 400 de midambulo produce un midambulo m111 de longitud de 512 chip, y si BCH_tx_diversity está ACTIVADO, un midambulo m{2) en base en la secuencia de midambulo - 13 - básica que corresponde al ID de celda, en donde irr ' representa una secuencia de midambulo básica desplazada por k chips . La posición del FSP se encuentra al realizar las relaciones de uno o varios midambulos BCH recibidos sobre retrasos diferentes. Si la señal de control BCH_tx_diversity está INACTIVADA, únicamente se utiliza el midambulo m(1> . De otra manera, se utilizarán dos midambulos inu) y m{2) . La parte del período de tiempo BCH de 2 X (976 - M S) a 2 X (976 + MWS) de muestras complejas de semichip se extrae, es decir, el midambulo más 50 chips antes y 50 chips después. Estas muestras se dividen en secuencias pares e impares para procesamiento separado. Para el midambulo , existen dos relacionados 304, 308, uno para la secuencia 304 par y otro para la secuencia 308 impar. Si el midambulo m{2) es procesado (BCH_tx_diversity está ACTIVADO) , existe un par adicional de relacionadores 306, 310, como se muestra en la figura 3. En cada uno de los dos o cuatro relacionadores, para cada una de las posiciones n de retraso 101, en donde n varía como -50, -49, ... +49, +50 posiciones de chip, la relación se calcula como: Ecuación 1 - 14 - en donde pc (n) es la salida del relacionador c, r(i) son los datos extraídos de la longitud 612, en donde 0 < i 611 y m(i) es el midambulo. Nótese que la salida del relacionador es una magnitud, de manera que un procesamiento adicional de las salidas del relacionador es no coherente. Las unidades 312 y 314 de retraso proporcionan un retraso de 57 chip preferible entre el midambulo m1) y el midambulo m{2) . El retraso corresponde al desplazamiento de secuencia entre los dos midambulos . En la figura 5 muestra las secuencias de midambulo inll> 502 y m{2) 504 en relación a la secuencia 506 de midambulo básica de longitud 456. Utilizando un retraso de 57 chips como un ejemplo con BCH_tx_diversity ACTIVADO, los elementos -50 a -7 de los vectores de salida de los relacionadores 306, 310 de m{2) pares e impares se agregan a los elementos 7 a 50 de los vectores de salida de los relacionadores 304, 308 de m{1) pares e impares, respectivamente. Esto es equivalente a agregar una versión retrasada de 57 elementos del vector de salida relacionador de m{2) a un vector de salida del relacionador m{1) . Las dos salidas del relacionador, o los vectores de salida sumados para el caso de BCH_tx_diversity ACTIVADO, se calculan cuatro veces, cada vez con cinco bloques de separación. Estas salidas se acumulan sobre este - 15 - período por acumuladores 320, 322 como sigue: 4(»)= ?>_°(«). Ecuación 2 en donde p<x>c(n) es el vector de salida del relacionador c para el jesjjna calculo, para el intervalo n -50 <_ n < +50. Los acumuladores 320 y 322 se reajustan después de que se calcula el valor de seguimiento de bloque Frame_Sync_Correction 110. Los elementos de las figuras 1-4 se pueden implementar en un circuito integrado (IC) único, IC múltiples, como componentes separados o como una combinación de estos. La figura 6 muestra un diagrama de temporización para el procesamiento de FT. El proceso de FT comienza a trabajar después de que se ha completado la búsqueda de celda inicial y AFC entra en un estado estable (punto A) . Posteriormente, FT lee y realiza las relaciones de los períodos de tiempo BCH cada cinco bloques (punto B) , lo cual se iguala cada 50 ms por un tamaño de bloque preferido de 10 ms . Después de que se procesa el cuarto BCH (punto C) , se calcula el valor 110 de corrección de seguimiento de bloque y se aplica para el bloque del siguiente período de tiempo BCH leído. Las figuras 7A y 7B muestran un diagrama de flujo de un procedimiento 700 de seguimiento de bloque, de - 16 - acuerdo con la presente invención. El procedimiento 700 comienza con la obtención de BCH y las otras entradas de señal (etapa 702) . Se extrae un intervalo de datos alrededor del midambulo de BCH (etapa 704) y se genera una secuencia midambulo (etapa 706) . El midambulo de BCH se relaciona sobre retrasos diferentes para encontrar la posición del FSP (etapa 708) . La salida del relacionador se acumula cuatro veces, separada por cinco bloques (etapa 710) . Las etapas 702-710 se han descrito con mayor detalle en lo anterior en relación con las figuras 1-6. Después de- acumular cuatro veces, el procesador FT realiza la detección pico, en la cual el procedimiento encuentra el elemento que contiene el valor más grande entre los dos vectores de acumulador. El valor más grande identificado es el valor de trayectoria más significativa (MSP) (etapa 712) . La posición del valor MSP es la posición MSP y el acumulador que contiene el MSP es el acumulador MSP. La validez del MSP, es decir, cuando el SNR de la salida de acumulador es lo suficientemente fuerte para suponer que se ha identificado una trayectoria válida (etapa 714) se determina como sigue y como se muestra en la figura 7C. Se obtiene un cálculo, de la potencia de ruido, por ejemplo, utilizando el siguiente procedimiento en dos etapas. En primer lugar, el cálculo de ruido preliminar - 17 - (PNE) es el promedio de todos los elementos del acumulador MSP (etapa 730) . El umbral de ruido preliminar es Cx X PNE (etapa 732); un valor preferido para Ci es 1.5. En segundo lugar, el cálculo de ruido final (FNE) es el promedio de todos los elementos en el acumulador MSP debajo del umbral preliminar (etapa 734) . El umbral ruido final se determina por C2 X FNE si la señal de control BCH_tx_diversity está INACTIVADA o si C3 FNE si está ACTIVADA (etapa 736) ; un valor preferido para C2 es 1.83 y un valor preferido para C3 es 2.2. Si el valor de MSP está por encima del umbral de ruido final (etapa 738) , entonces la señal de control MSP_valid está ACTIVADA (etapa 740) y el método finaliza (etapa 742) . Si el valor MSP está por debajo del umbral de ruido final (etapa 738) , entonces la señal de control MSP_valid está INACTIVADA (etapa 744) y el método finaliza (etapa 742) . Con referencia nuevamente a las figuras 7A y 7B, la detección del FSP involucra examinar el estado de la señal de control MSP_valid (etapa 714) . Si la señal de control MSP_valid está ACTIVADA, a partir de la posición más temprana (-50) , los elementos de ambos acumuladores 320, 322 pares e impares se verifican nuevamente contra el umbral de ruido final . La primera posición que tiene un valor por encima del' umbral de ruido final se selecciona como la posición FSP (etapa 716) . Si la señal de control - 18 - MSP_valid está INACTIVADA, entonces se salta esta etapa. A continuación, el procesamiento FSP se realiza como sigue. Si la señal de control MSP_valid está ACTIVADA, se calcula el valor de seguimiento de bloque Frame_Sync_Correction 110 (etapa 718) como: Frame_Sync_Correction = posición FSP - Desviación de bloque Ecuación 3 Si la magnitud de frame_sync_correction es mayor que un valor de corrección de sincronización de bloque máximo predeterminado, smax, se limita a + smax, el cual preferiblemente está en un intervalo de 6 a 10 chips (etapa 720) . Un valor positivo de f ame_sync_correction indica que la sincronización de bloque debe ser retrasada, es decir, el FSP se detectó posteriormente que lo esperado (etapa 722) . La temporización se ajusta (etapa 724) y el método finaliza (etapa 725) . Un valor negativo de Frame_Sync_Correction indica que la temporización de bloque debe avanzar, es decir, el FSP se ha detectado antes que lo esperado (etapa 726) . Se ajusta la temporización (etapa 724) y el método finaliza (etapa 725) . Si la señal MSP_valid es INACTIVADA (etapa 714) , entonces el valor Frame_Sync_Correction se ajusta a cero y todos los acumuladores se restablecen a cero (etapa 728) . - 19 - Después del cálculo de las relaciones para el bloque 15 relativo de BCH, para los propósitos de este procedimiento, se puede calcular el valor de Frame_Sync_Correction y se aplica en cualquier otra parte en el intervalo de los bloques relativos 15-20. No obstante, para sincronizar con las mediciones de energía de código de señal recibida (RSCP) , es preferible aplicar el valor Frame_Sync_Correction en el inicio del bloque 20 relativo . Aunque la invención se ha descrito considerando que tiene que realizar acumulaciones preferidas cuatro veces de acuerdo con la Ecuación 3 , la lectura de los números de bloque en los incrementos preferidos de cinco y utilizando una desviación de bloque preferido de cinco, estos valores no se pretende que sean limitantes y se pueden ajustar para adecuarse a las necesidades del sistema operativo . Aunque se han mostrado y descrito las modalidades específicas de la presente invención se pueden realizar muchas, modificaciones y variaciones por una persona experta en la técnica sin apartarse del alcance de la invención. La descripción anterior sirve para ilustrar y no limitar la invención particular de manera alguna.

Claims (13)

- 20 - REIVINDICACIONES

1. Método para sincronización de bloque de un receptor en un sistema inalámbrico de comunicación en donde se transmiten datos en unidades de bloque en un ambiente de trayectoria múltiple, el método comprende las etapas de: extraer muestras de datos por un tamaño de intervalo predeterminado; generar una secuencia de entrenamiento que corresponde con un parámetro de celda dado; relacionar los datos con la secuencia de entrenamiento sobre retrasos diferentes para ubicar la posición de la primera trayectoria significativa, la cual define el inicio del bloque; acumular los datos relacionados N veces, cada vez en una desviación de bloque separada del tiempo anterior, para producir por lo menos un vector de acumulación; determinar el valor de trayectoria más significativo que es el valor más grande entre los vectores de acumulación, junto con la posición de la trayectoria más significativa; calcular un valor de corrección de sincronización de bloque en base en la diferencia entre la primera posición de trayectoria significativa y la desviación de bloque; y ajustar la sincronización de bloque en base en el valor de corrección de sincronización de bloque.

2. Método como se describe en la reivindicación 1, que comprende además las etapas de: - 21 - separar las muestras de datos extraídas a dos veces la velocidad de chip dentro de muestras pares y muestras impares; y relacionar las muestras pares por separado de las muestras impares.

3. Método como se describe en la reivindicación 1, en donde la etapa de determinación incluye: calcular un cálculo de ruido preliminar igual al promedio de los valores de datos acumulados; calcular un umbral de ruido preliminar igual a un múltiplo del cálculo de ruido preliminar; calcular el cálculo de ruido final igual al promedio de valores de datos acumulados debajo del umbral de ruido preliminar; calcular un umbral de ruido final igual a un múltiplo del cálculo de ruido final; y determinar la validez de la trayectoria más significativa si el valor de trayectoria más significativa es mayor que el umbral de ruido final .

4. Método como se describe en la reivindicación 1, en donde la etapa de ajuste incluye retrasar la sincronización de bloque si el valor de corrección de sincronización de bloque es positivo.

5. Método como se describe en la reivindicación 1, en donde la etapa de ajuste incluye hacer avanzar la temporización de bloque si el valor de corrección de sincronización de bloque es negativo.

6. Unidad transmisora/receptora inalámbrica - 22 - para uso en un sistema inalámbrico de comunicación, que comprende: una unidad de extracción y división para recibir una señal de entrada y dividir la señal de entrada en muestras pares y muestras impares; dos relacionadores midambulo pares para procesamiento de muestra par, cada relacionador midambulo par se conecta a una unidad de extracción y división; una unidad de retraso de muestra par conectada a uno de los relacionadores midambulo par; un adicionador relacionador par conectado al otro de los relacionadores midambulo par y una unidad de retraso de muestra par; un acumulador de muestra par conectado al adicionador de relacionador par; dos relacionadores midambulos impar para procesamiento de muestras impar, cada relacionador midambulo impar se conecta a extracto y la unidad de división; una unidad de retraso de muestra impar conectada a uno de los relacionadores midambulo impar; un adicionador relacionador impar conectado al otro de los relacionadores midambulo impar y la unidad de retraso de muestra impar; un acumulador de muestra impar conectado al adicionador de relacionador impar; y un procesador de seguimiento de bloque conectado a un acumulador de muestra par y un acumulador de muestra impar.

7. La unidad transmisora/receptora inalámbrica como se describe en la reivindicación 6, en donde la unidad de retraso de muestra par y la unidad de retraso de muestra - 23 - impar proporcionan, cada una, un retraso de 57 chips .

8. La unidad transmisora/receptora inalámbrica como se describe en la reivindicación 6, en donde el procesador de seguimiento de bloque transmite una primera ubicación de trayectoria significativa; y un indicador válido de trayectoria más significativa.

9. La unidad transmisora/receptora inalámbrica como se describe en la reivindicación 8, en donde la primera ubicación de trayectoria significativa y el indicador válido de trayectoria más significativa se utilizan para la sincronización de bloque.

10. Circuito integrado para uso en un sistema inalámbrico de comunicación, que comprende: una unidad de extracción y división para recibir una señal de entrada y dividir la señal de entrada en muestras pares y muestras impares ; dos relacionadores midambulo par para procesamiento de muestra par, cada relacionador midambulo par se conecta a la unidad de extracción y división; una unidad de retraso de muestra par conectada a uno de los relacionadores midambulo par; un adicionador relacionador par conectado al otro de los relacionadores midambulo par y la unidad de retraso de muestra par; un acumulador de muestra par conectado al adicionador relacionador par; dos relacionadores midambulo impar para procesamiento de muestra impar, cada relacionador midambulo impar se conecta - 24 - a la unidad de extracción y división; una unidad de retraso de muestra impar conectada a uno de los relacionadores midambulo impar; un adicionador relacionador impar conectado al otro de los relacionadores midambulo impar y la unidad de retraso de muestra impar; un acumulador de muestra impar conectado al adicionador relacionador impar; y un procesador de seguimiento de bloque conectado al acumulador de muestra par y al acumulador de muestra impar.

11. Circuito integrado como se describe en la reivindicación 10, en donde la unidad de retraso de muestra par y la unidad de retraso de muestra impar proporciona cada uno un retraso de 57 chips.

12. Circuito integrado como se describe en la reivindicación 10, en donde el procesador de seguimiento de bloque transmite una primera ubicación de trayectoria significativa; y un indicador válido de trayectoria más significativa .

13. Circuito integrado como se describe en la reivindicación 12, en donde la primera ubicación de trayectoria significativa y el indicador válido de trayectoria más significativa se utiliza para sincronización de bloque.